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主要从设计、可读性角度，总结原理图设计规范如下：
| 序号 | 要求 |
|---|---|
| 1 | 原理图各页内容顺序：封面、目录、 电源 、时钟、CPU、存储器、逻辑、背板（母板）接口等； |
| 2 | 原理图上所有的文字方向应该统一，文字的上方应该朝向原理图的上方（正放文字）或左方（侧放文字）； |
| 3 | 原理图上的各种标注（包括网络名、位号、器件管脚号等字符）应清晰，不允许文字重叠； |
| 4 | 元器件的位号要放置在该元件的附近位置，不应引起歧义； |
| 5 | 芯片的型号和管脚标注，包括精密电阻、大功率电阻、极性电容、高耐压电容、共模电感、变压器、晶振，保险丝等有特殊要求的器件参数要显示出来；LED应标示型号或颜色； |
| 6 | 各个芯片的局部去耦电容应和芯片布在同一页面或者就近放在下一页面上，并增加说明； a）多个器件的去耦电容共用一页图纸时，应标注去耦电容是为哪个器件放置； b）全局去耦（旁路）电容可以在电源部分或者原理图最后部分放置，并增加“GLOBE DECOUPLING ”字样说明； |
| 7 | 有确定含义的低电平有效信号采用 * 或者 _N（引入逻辑的需要用_N）后缀结尾；“有确定含义” 包括但不限于如下信号：片选，读写，控制，使能； |
| 8 | 所有的时钟网络要有网络标号，以CLK 字符结尾，以便于SI分析、PCB布线和检查，非时钟信号禁止以 CLK 等时钟信号命名后缀结尾； a）时钟信号命名应尽量体现出时钟频率信息。为了方便信号完整性分析和布线约束制定，并 保证不引起歧义，时钟信号必须以规定的CLK后缀结束。其他信号，例如时钟使能信号等，一律禁止以该信号命名后缀结束，根据绘图者的习惯，可以体现出时钟的流向、用途、 来源等信息，例如：FPGA1_8K_CLK，FPGA2_33M_CLK，OIB0_52CHIP_TCLK都是符合规范的命名； b）串联端接时钟网络的命名参见串联端接网络的绘制和命名； |
| 9 | 在PCB布线时有特殊要求的网络要定义网络名，推荐在原理图上注明要求； |
| 10 | 元器件之间的接口电平匹配； |
| 11 | 单板热插拔对外接口器件选型必须能够满足热插拔要求（必须使用电源缓启动设计）； |
| 12 | 相同功能的电路，如无特殊要求应采用相同的电路和器件 |
| 13 | 单板所有复位管脚的芯片，要求复位脚软件可控（预留上/下拉电阻） |
| 14 | CPU 等的控制信号应使用上/下拉电阻保证上电时的状态确定（参照器件的 Datasheet ，将所有控制脚通过电阻进行上拉或下拉，特别是芯片的OE /CE端）； |
| 15 | 采用具有上电三态的器件驱动背板输入控制信号，如果该信号上电后立刻需要读取且不受上电复位控制（例如单片机ISP模块中的背板复位信号和下载使能信号），则必须采用电阻置初始电平； |
| 16 | 避免输入信号的缓慢变化（如按键复位信号），对缓慢变化的信号需要使用施密特触发器输入的器件进行驱动。 上/下拉电阻放在接收端器件处。对于1个驱动多个接收的网络，非特殊需要只放置1个上下拉电阻。若接收器件全部放置在同一页面，在接收器页面放置上下拉电阻；若接收器件分布在不同页面上，在驱动器端放置上下拉电阻； |
| 17 | 上/下拉电阻放在接收端器件处。对于1个驱动多个接收的网络，非特殊需要只放置1个上下拉电阻。若接收器件全部放置在同一页面，在接收器页面放置上下拉电阻；若接收器件分布在不同页面上，在驱动器端放置上下拉电阻； |
| 18 | 【推荐】一般情况下背板接口输出串联电阻选取 33.2 Ω(或 33 Ω 排阻)，输入串联电阻选择 100 Ω电阻或者排阻。对于既有输出又有输入的信号，如果单板布线布局困难，可以考虑采用一个 33Ω电阻;对于总线型拓扑负载多于 4 个时，应根据 SI 仿真测试结果选取电阻;对于需要把发送到背板的信号收回来的拓扑，必须在驱动器输出端直接输入，不得在 33Ω 电阻后接收； 对于源端端接网络，正确的画法应该是将串阻直接画在驱动器件的输出端，串阻和驱动器件之间的网络可以不进行命名，串阻之后的网络进行命名（如果将串阻放在接收端，或者在串阻之前的信号进行命名，串阻之后的信号不进行命名，都会使得布线的分析和检查困难，甚至会造成串阻被放置在接收端而未被查出的结果，导致信号完整性较差）； |
| 19 | 【推荐】背板输入信号缓冲器应用下拉电阻和串阻。背板输入信号缓冲器下拉电阻取10KΩ，串阻取100Ω。背板输入信号缓冲器输入先下拉再经过串阻，设计上会具有更大的灵活性。 |
| 20 | 对于源端端接网络，正确的画法应该是将串阻直接画在驱动器件的输出端，串阻和驱动器件之间的网络可以不进行命名，串阻之后的网络进行命名（如果将串阻放在接收端，或者在串阻之前的信号进行命名，串阻之后的信号不进行命名，都会使得布线的分析和检查困难，甚至会造成串阻被放置在接收端而未被查出的结果，导致信号完整性较差）； |
| 21 | 采用串联端接的信号（包括时钟），串阻在原理图上应就近放置于驱动器的输出端。串阻和驱动器之间不放置网络标号，串阻后的网络进行命名（时钟信号必须命名并满足时钟信号的命名规范）； |
| 22 | 单板 50MHz 以上时钟驱动器件未用管脚，备用放置不大于 15pF 的电容接地平面。该电容缺省不焊，如果EMC测试高频辐射超标，可以焊上调试； |
| 23 | 板间传输的时钟信号，上单板后在时钟的输入端备用去回钩电容。 |
| 24 | 所有单板内部电源网络的命名都必须采用“VCC“开头，单板接口电源的定义和系统定义保持统一； |
| 23 | 电源滤波可采用RC、LC、T型滤波。电源滤波建议优选磁珠，然后才是电感。同时电阻、电感和磁珠必须考虑其电阻产生的压降； |
| 26 | 提供各单点网络列表和未连接管脚列表，并一 一确认。关于单节点网络和浮空管脚的检查可以通过 Cadence 附带的原理图规则检查工具 Rules Checker 对原理图进行规则检查，最常用的是单节点（Single_node_net）和浮空管脚（Unconnected_instance）检查； |