计算机组成原理：定点加法、减法运算
📌目录
- ➕➖ 定点加法、减法运算：计算机数值运算的“底层逻辑”
- ➕ 一、补码加法：计算机中“唯一的加法规则”
- （一）补码加法的基本公式
- （二）补码加法的运算示例
- 1. 正数 + 正数
- 2. 正数 + 负数
- 3. 负数 + 负数
- （三）补码加法的核心优势
- ➖ 二、补码减法：转化为“加法”的运算技巧
- （一）补码减法的基本公式
- （二）`[-Y]补` 的求解方法：“求反加1”
- 示例：求 `[-Y]补`
- （三）补码减法的运算示例
- 1. 正数 - 正数（结果为正）
- 2. 正数 - 正数（结果为负）
- 3. 负数 - 负数（结果为正）
- （四）补码减法的核心逻辑
- ⚠️ 三、溢出概念与检测方法：避免运算结果“失真”
- （一）溢出的核心概念
- 1. 溢出的定义
- 2. 溢出的本质：符号位与数值位的“矛盾”
- 示例：溢出场景与非溢出场景对比
- （二）三种经典的溢出检测方法
- 1. 符号位判断法：基于“运算逻辑与结果符号的一致性”
- 2. 进位位判断法：基于“最高位与次高位进位的差异”
- 3. 双符号位判断法（变形补码法）：基于“扩展符号位的一致性”
- 🔌 四、基本的二进制加法/减法器：运算的“硬件载体”
- （一）1位二进制加法器：运算的“最小单元”
- 1. 半加器（Half Adder）：不考虑低位进位
- 2. 全加器（Full Adder）：考虑低位进位
- （二）n位二进制加法器：级联构成的“运算阵列”
- 1. 结构原理
- 2. 示例：4位行波进位加法器
- 3. 优缺点
- （三）n位二进制减法器：复用加法器的“变形设计”
- 1. 核心电路：模式控制与取反逻辑
- 2. 结构原理（以4位加减法器为例）
- 3. 示例：4位加减法器实现减法运算
- 4. 优势
- 📊 总结
➕➖ 定点加法、减法运算：计算机数值运算的“底层逻辑”
在计算机的硬件体系中，定点数（整数）的加法与减法是最基础的算术运算，所有复杂计算（如乘法、除法）最终都依赖于加减运算的组合实现。由于计算机硬件仅能高效处理二进制加法（减法需转化为加法），且受限于二进制位数的固定性（如8位、32位），运算过程中需解决“负数表示”“减法转化”“结果溢出”等核心问题。本文将从补码的核心作用切入，拆解定点加减运算的实现逻辑，解析溢出的检测方法，并介绍支撑运算的硬件电路——二进制加法/减法器，揭开计算机“算术能力”的底层面纱。
➕ 一、补码加法：计算机中“唯一的加法规则”
现代计算机中，所有定点整数均以补码形式存储（详见《数据与文字的表示方法》中“数的机器码表示”），这一设计的核心目的是：将减法运算转化为加法运算，使硬件只需集成“加法器”即可完成加减两种运算，大幅简化电路设计。补码加法遵循“符号位与数值位一同参与运算，结果自动保持补码形式”的规则，无需额外处理符号。
（一）补码加法的基本公式
对于两个n位定点整数的补码 [X]补 和 [Y]补，其加法运算满足：
[X + Y]补 = [X]补 + [Y]补 (mod 2ⁿ)
- 公式含义：两个数的和的补码，等于这两个数的补码之和，运算结果按n位二进制“模2ⁿ”（即超出n位的高位部分自动舍弃）处理；
- 符号位参与运算：
[X]补和[Y]补的最高位为符号位（0表示正数，1表示负数），运算时与数值位一同相加，无需单独分离。
（二）补码加法的运算示例
以8位定点整数为例（8位补码表示范围：-128 ~ 127），通过不同场景的示例验证公式有效性：
1. 正数 + 正数
示例：计算 X = +35，Y = +28，求 X + Y
- 步骤1：转换为8位补码
[X]补 = 00100011（符号位0，数值位为35的二进制0100011）；
[Y]补 = 00011100（符号位0，数值位为28的二进制0011100）； - 步骤2：补码相加（符号位与数值位一同运算）
00100011 + 00011100 ----------00111111 - 步骤3：结果转换为十进制
补码00111111的符号位为0，数值位0111111对应十进制63，即X + Y = 35 + 28 = 63，结果正确。
2. 正数 + 负数
示例：计算 X = +35，Y = -28，求 X + Y
- 步骤1：转换为8位补码
[X]补 = 00100011（+35的补码）；
[Y]补 = 11100100（-28的补码：先求28的原码00011100，取反得11100011，加1得11100100）； - 步骤2：补码相加
00100011 + 11100100 ---------- 1 00000111 （最高位产生进位1，按模2⁸舍弃，保留后8位） - 步骤3：结果转换为十进制
保留的8位补码00000111符号位为0，数值位0000111对应十进制7，即X + Y = 35 - 28 = 7，结果正确。
3. 负数 + 负数
示例：计算 X = -35，Y = -28，求 X + Y
- 步骤1：转换为8位补码
[X]补 = 11011101（-35的补码：35原码00100011→取反11011100→加111011101）；
[Y]补 = 11100100（-28的补码，同前例）； - 步骤2：补码相加
11011101 + 11100100 ---------- 1 10100001 （最高位产生进位1，舍弃后保留8位`10100001`） - 步骤3：结果转换为十进制
补码10100001符号位为1（负数），需转换为原码：先减1得10100000，取反得01011111（十进制47），因此结果为-47，即X + Y = -35 -28 = -63？ 此处需注意：8位补码10100001对应的十进制为-128 + 17 = -111？ 哦，正确转换方式：对于n位补码，负数的十进制值 =-2^(n-1) + 数值位对应的十进制。8位补码10100001中，符号位1（代表-128），数值位0100001对应17，因此-128 + 17 = -111，即X + Y = -35 -28 = -63计算错误？ 重新计算补码相加：
[X]补 = 11011101（-35），[Y]补 = 11100100（-28），相加时：
最低位：1+0=1；
第2位：0+0=0；
第3位：1+1=10（进1，本位0）；
第4位：1+0+1=10（进1，本位0）；
第5位：0+1+1=10（进1，本位0）；
第6位：1+0+1=10（进1，本位0）；
第7位：0+1+1=10（进1，本位0）；
符号位（第8位）：1+1+1=11（进1，本位1）；
最终结果为1 10100001，舍弃进位后为10100001，对应十进制-128 + 17 = -111，而-35-28=-63，显然矛盾——这是因为 8位补码的表示范围为-128~127，-63在范围内，问题出在补码计算错误。重新计算-35的8位补码：35的二进制为100011，8位原码为00100011，取反（符号位不变）得11011100，加1得11011101（正确）；-28的8位原码为10011100，取反得11100011，加1得11100100（正确）。两者相加：11011101 + 11100100 = 110100001（9位），舍弃最高位后为10100001（-111），这说明 此次运算发生了“溢出”（后续第三部分将详细解析），因为-35 + (-28) = -63实际在8位补码范围内，此处计算错误的核心是：手工相加时进位处理失误，正确相加结果应为11011101 + 11100100 = 110100001，舍弃最高位后为10100001，但实际-35-28=-63的8位补码应为10111111（-63的原码10111111，补码与原码相同？不，负数补码=原码取反+1：-63的原码10111111，取反得11000000，加1得11000001）。可见，补码加法的正确性依赖于“运算结果未超出补码表示范围”，若超出则会出现溢出错误。
（三）补码加法的核心优势
- 硬件简化：无需设计单独的减法器，仅通过加法器即可完成加减运算，降低硬件成本与复杂度；
- 符号位自动处理：符号位与数值位一同参与运算，无需额外的符号判断逻辑，运算流程统一；
- 结果自然补码化：加法结果自动以补码形式呈现，直接可用于后续运算或存储，无需二次转换。
➖ 二、补码减法：转化为“加法”的运算技巧
计算机硬件不直接支持减法运算，核心原因是：减法的“借位”逻辑比加法的“进位”逻辑更复杂，难以用简单电路实现。因此，补码减法通过“减去一个数等于加上这个数的负数”，将减法转化为补码加法，完全复用加法器的硬件资源。
（一）补码减法的基本公式
对于两个n位定点整数X和Y，其减法运算 X - Y 可转化为 X + (-Y)，结合补码加法公式，推导得补码减法公式：
[X - Y]补 = [X + (-Y)]补 = [X]补 + [-Y]补 (mod 2ⁿ)
- 公式核心：将减法转化为“被减数的补码 + 减数的负补码”；
- 关键步骤：求
-Y的补码（即[-Y]补），这是补码减法的核心操作。
（二）[-Y]补 的求解方法：“求反加1”
已知 [Y]补，求 [-Y]补（称为“Y的补码的负数”或“变补”）的规则是：
对 [Y]补 的每一位（包括符号位）按位取反，然后在最低位加1，结果即为 [-Y]补。
- 原理：补码的补码等于原码，即
[[Y]补]补 = [Y]原，而-Y的原码是对[Y]原符号位取反，因此通过“取反加1”可直接从[Y]补得到[-Y]补，无需先转换为原码。
示例：求 [-Y]补
以8位补码为例：
-
若
Y = +28，则[Y]补 = 00011100；
对[Y]补按位取反：11100011；
最低位加1：11100011 + 1 = 11100100，即[-28]补 = 11100100（与前文一致）。 -
若
Y = -28，则[Y]补 = 11100100；
对[Y]补按位取反：00011011；
最低位加1：00011011 + 1 = 00011100，即[-(-28)]补 = [+28]补 = 00011100（正确）。
（三）补码减法的运算示例
以8位定点整数为例，通过不同场景验证补码减法的有效性：
1. 正数 - 正数（结果为正）
示例：计算 X = +35，Y = +28，求 X - Y
- 步骤1：求
[X]补和[-Y]补
[X]补 = 00100011（+35的补码）；
[Y]补 = 00011100（+28的补码）→[-Y]补 = 11100100（取反加1）； - 步骤2：补码相加（
[X]补 + [-Y]补）00100011 + 11100100 ---------- 1 00000111 （舍弃进位1，保留8位`00000111`） - 步骤3：结果转换为十进制
补码00000111对应十进制7，即35 - 28 = 7，结果正确。
2. 正数 - 正数（结果为负）
示例：计算 X = +28，Y = +35，求 X - Y
- 步骤1：求
[X]补和[-Y]补
[X]补 = 00011100（+28的补码）；
[Y]补 = 00100011（+35的补码）→[-Y]补 = 11011101（取反加1：11011100 + 1 = 11011101）； - 步骤2：补码相加
00011100 + 11011101 ----------11111001 （无进位，直接保留8位） - 步骤3：结果转换为十进制
补码11111001符号位为1（负数），转换为原码：先减1得11111000，取反得00000111（十进制7），因此结果为-7，即28 - 35 = -7，正确。
3. 负数 - 负数（结果为正）
示例：计算 X = -28，Y = -35，求 X - Y（即 -28 - (-35) = 7）
- 步骤1：求
[X]补和[-Y]补
[X]补 = 11100100（-28的补码）；
[Y]补 = 11011101（-35的补码）→[-Y]补：对11011101取反得00100010，加1得00100011（即+35的补码）； - 步骤2：补码相加
11100100 + 00100011 ---------- 1 00000111 （舍弃进位1，保留8位`00000111`） - 步骤3：结果转换为十进制
补码00000111对应7，即-28 - (-35) = 7，正确。
（四）补码减法的核心逻辑
补码减法的本质是“利用补码的符号反转特性，将减法转化为加法”，其流程可总结为：
- 求被减数X的补码
[X]补； - 求减数Y的补码
[Y]补，并通过“按位取反+加1”得到[-Y]补； - 执行补码加法
[X]补 + [-Y]补，结果按mod 2ⁿ处理（舍弃超出n位的进位）； - 将加法结果（补码形式）转换为十进制，得到
X - Y的最终值。
这一逻辑彻底规避了减法的“借位”难题，让加减运算共享同一套硬件电路，是计算机算术单元设计的核心思路。
⚠️ 三、溢出概念与检测方法：避免运算结果“失真”
在定点加减运算中，由于计算机的二进制位数固定（如8位、32位），当运算结果超出该位数补码的表示范围时，会出现“溢出”（Overflow）现象——此时得到的二进制结果与实际数值不符，导致运算“失真”。溢出是定点运算中必须解决的关键问题，需通过专门的检测方法识别。
（一）溢出的核心概念
1. 溢出的定义
当两个n位定点整数进行加减运算时，若运算结果的绝对值大于n位补码所能表示的最大值，或小于所能表示的最小值，即发生溢出。
- 以8位补码为例：表示范围为
-128 ~ 127，若运算结果为128或-129，均超出范围，发生溢出； - 本质原因：补码的位数有限，无法容纳超出其表示范围的数值，多余的位会被舍弃，导致结果错误。
2. 溢出的本质：符号位与数值位的“矛盾”
溢出仅发生在“两个同号数相加”或“两个异号数相减”的场景中（异号数相加、同号数相减不会溢出），核心表现为“运算结果的符号位与逻辑预期不符”：
- 同号数相加：正数+正数应得正数，若结果符号位为1（负数），则溢出；负数+负数应得负数，若结果符号位为0（正数），则溢出；
- 异号数相减：正数-负数（=正数+正数）应得正数，若结果为负数则溢出；负数-正数（=负数+负数）应得负数，若结果为正数则溢出。
示例：溢出场景与非溢出场景对比
以8位补码为例：
| 运算类型 | 具体运算 | 补码运算过程 | 结果（十进制） | 是否溢出 | 原因分析 |
|---|---|---|---|---|---|
| 正数+正数 | 64 + 65 | 01000000 + 01000001 = 10000001 | -127 | 是 | 实际结果129，超出8位补码最大值127，结果符号位为1（负数），与预期矛盾 |
| 负数+负数 | (-64) + (-65) | 11000000 + 10111111 = 01111111 | 127 | 是 | 实际结果-129，超出8位补码最小值-128，结果符号位为0（正数），与预期矛盾 |
| 正数+负数 | 64 + (-65) | 01000000 + 10111111 = 11111111 | -1 | 否 | 结果-1在表示范围内，符号位符合预期（负数） |
| 正数-负数 | 64 - (-65) | 即64+65，同第一行 | -127 | 是 | 实际结果129，超出范围，符号位矛盾 |
| 负数-正数 | (-64) - 65 | 即(-64)+(-65)，同第二行 | 127 | 是 | 实际结果-129，超出范围，符号位矛盾 |
| 同号数相减 | 64 - 65 | 即64+(-65)，同第三行 | -1 | 否 | 结果在表示范围内，符号位符合预期 |
（二）三种经典的溢出检测方法
溢出检测的核心是“捕捉符号位与数值位的矛盾信号”，常见方法有三种，分别基于“符号位分析”“进位位对比”和“专用电路逻辑”。
1. 符号位判断法：基于“运算逻辑与结果符号的一致性”
这是最直观的检测方法，核心逻辑是：仅当两个操作数符号相同，且结果符号与操作数符号相反时，发生溢出。
- 检测步骤：
- 提取被加数（或被减数转化后的加数）
A的符号位S_A、加数B的符号位S_B； - 提取运算结果
C的符号位S_C； - 若
(S_A == S_B) && (S_A != S_C)，则判定为溢出；否则无溢出。
- 提取被加数（或被减数转化后的加数）
- 示例验证（8位补码）：
- 运算
64 + 65：S_A=0（64为正），S_B=0（65为正），S_C=1（结果为-127），满足S_A==S_B且S_A!=S_C，判定溢出； - 运算
(-64) + (-65)：S_A=1，S_B=1，S_C=0（结果为127），满足条件，判定溢出； - 运算
64 + (-65)：S_A=0，S_B=1，不满足S_A==S_B，直接判定无溢出。
- 运算
- 优势：逻辑简单，适合软件层面的溢出判断（如编程语言中通过符号位对比检测结果）；
- 局限：需单独提取符号位并进行逻辑判断，硬件实现时需额外的比较电路。
2. 进位位判断法：基于“最高位与次高位进位的差异”
该方法利用加法运算中“进位”的特性：当运算时，“符号位向更高位的进位”与“次高位（数值位最高位）向符号位的进位”不同时，发生溢出。
- 关键概念：
- 设
C_n：符号位（第n位，如8位补码的第7位）向更高位（第n+1位）的进位（0表示无进位，1表示有进位）； - 设
C_{n-1}：次高位（第n-1位，如8位补码的第6位）向符号位（第n位）的进位；
- 设
- 检测规则：溢出 = C_n ⊕ C_{n-1}（⊕表示“异或”运算，即两者不同时结果为1，相同时为0）。
- 示例验证（8位补码，n=7，符号位为第7位）：
- 运算
64 + 65（补码01000000+01000001）：
次高位（第6位）相加：0+0=0，无进位 →C_6=0；
符号位（第7位）相加：0+0=0，无进位 →C_7=0；
但实际运算结果为10000001，次高位向符号位的进位应为1（第6位相加时，低位进位需考虑：完整运算为01000000 + 01000001 = 10000001，从第0位到第6位：0+1=1（无进位），0+0=0（无进位），…，第6位：1+1=10（进位1到第7位），因此C_6=1；符号位（第7位）：0+0+1（进位）=1（无进位到第8位），因此C_7=0；
此时C_7 ⊕ C_6 = 0 ⊕ 1 = 1，判定溢出，正确。 - 运算
(-64) + (-65)（补码11000000+10111111）：
次高位（第6位）相加：1+0=1，加低位进位1（完整运算中低位相加产生进位）→ 10（进位1到第7位），C_6=1；
符号位（第7位）相加：1+1+1（进位）=11（进位1到第8位），C_7=1；
运算结果为01111111，C_7 ⊕ C_6 = 1 ⊕ 1 = 0？ 实际完整运算：11000000 + 10111111 = 101111111（9位），舍弃第8位后为01111111；
次高位（第6位）向符号位（第7位）的进位C_6=1（第6位：0+1=1，加低位进位1 → 10，进位1）；
符号位（第7位）向第8位的进位C_7=1（第7位：1+0+1=10，进位1）；
此时C_7 ⊕ C_6 = 0，但实际运算溢出，问题在于：8位补码中，-64的补码为11000000，-65的补码为10111111，两者相加结果为101111111（十进制-129），超出范围，此时C_7=1（有进位到第8位），C_6=1（次高位向符号位有进位），但C_7 ⊕ C_6=0，说明需结合符号位判断？ 实际该方法的核心是：当两个同号数相加时，若最高位和次高位进位不同，必然溢出；异号数相加时，即使进位不同也不会溢出。因此需先判断操作数符号是否相同，再结合进位对比，可准确检测溢出。
- 运算
- 优势：直接利用加法器运算过程中产生的进位信号，硬件实现简单（仅需一个异或门）；
- 适用场景：硬件加法器的溢出检测（如CPU的算术逻辑单元ALU）。
3. 双符号位判断法（变形补码法）：基于“扩展符号位的一致性”
该方法通过“设置两个符号位”扩展补码（称为“变形补码”），利用符号位的一致性判断溢出，核心逻辑是：若两个符号位相同，无溢出；若不同，发生溢出。
- 具体规则：
- 采用n+1位补码，其中最高两位为“双符号位”（
S1 S2），低位为数值位； - 双符号位的含义：
00：结果为正数，无溢出；11：结果为负数，无溢出；01：结果为正数，但超出范围（上溢）；10：结果为负数，但超出范围（下溢）；
- 运算时，双符号位与数值位一同参与运算，进位仅在双符号位内部传递（不向更高位溢出）。
- 采用n+1位补码，其中最高两位为“双符号位”（
- 示例验证（采用9位变形补码，双符号位为第8、7位，8位原补码表示范围-128127，9位变形补码可临时表示-256255）：
- 运算
64 + 65 = 129（上溢）：
64的变形补码：00 1000000；
65的变形补码：00 1000001；
相加结果：00 1000000 + 00 1000001 = 01 0000001；
双符号位为01，判定为上溢，正确。 - 运算
(-64) + (-65) = -129（下溢）：
-64的变形补码：11 1000000；
-65的变形补码：11 0111111；
相加结果：11 1000000 + 11 0111111 = 10 1111111；
双符号位为10，判定为下溢，正确。 - 运算
64 + (-65) = -1（无溢出）：
64的变形补码：00 1000000；
-65的变形补码：11 0111111；
相加结果：00 1000000 + 11 0111111 = 11 1111111；
双符号位为11，判定为无溢出，正确。
- 运算
- 优势：检测逻辑直观，无需判断操作数符号，可直接通过双符号位的一致性得出结论；
- 适用场景：需要快速检测溢出的硬件电路（如高精度运算单元），但会占用额外的1位存储空间。
🔌 四、基本的二进制加法/减法器：运算的“硬件载体”
计算机的定点加减运算最终由硬件电路实现，核心器件是“二进制加法器”和“减法辅助电路”。根据运算位宽（如1位、8位、32位），加法/减法器分为“1位加法器”（基础单元）和“n位加减法器”（组合单元），前者通过级联构成后者。
（一）1位二进制加法器：运算的“最小单元”
1位加法器负责实现两个1位二进制数（A、B）的加法，根据是否考虑低位的进位，分为“半加器”和“全加器”。
1. 半加器（Half Adder）：不考虑低位进位
半加器仅处理两个1位输入（A、B），输出“本位和”（S）和“向高位的进位”（C_out），不考虑来自低位的进位（C_in），适用于多位数加法的“最低位”运算。
- 逻辑功能表（真值表）：
| 输入A | 输入B | 本位和S | 进位C_out |
|-------|-------|---------|-----------|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 | - 逻辑表达式：
- 本位和
S = A ⊕ B（异或运算：A和B不同时为1，相同时为0）； - 进位
C_out = A ∧ B（与运算：A和B均为1时产生进位）；
- 本位和
- 硬件实现：由1个异或门（实现S）和1个与门（实现C_out）组成，结构简单。
2. 全加器（Full Adder）：考虑低位进位
全加器是多位数加法的核心单元，处理三个1位输入：被加数A、加数B、来自低位的进位C_in，输出“本位和”S和“向高位的进位”C_out，可级联实现n位加法。
- 逻辑功能表（真值表）：
| 输入A | 输入B | 低位进位C_in | 本位和S | 向高位进位C_out |
|---|---|---|---|---|
| 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 | 0 |
| 0 | 1 | 0 | 1 | 0 |
| 0 | 1 | 1 | 0 | 1 |
| 1 | 0 | 0 | 1 | 0 |
| 1 | 0 | 1 | 0 | 1 |
| 1 | 1 | 0 | 0 | 1 |
| 1 | 1 | 1 | 1 | 1 |
- 逻辑表达式：
- 本位和
S = A ⊕ B ⊕ C_in（三次异或：当输入中1的个数为奇数时，和为1）； - 向高位进位
C_out = (A ∧ B) ∨ (A ∧ C_in) ∨ (B ∧ C_in)（或运算：当任意两个输入为1时，产生进位）；
- 本位和
- 硬件实现：由2个半加器和1个或门组成——第一个半加器计算
A与B的和及进位，第二个半加器将该和与C_in相加得到最终本位和S，两个半加器的进位通过或门输出得到C_out。
（二）n位二进制加法器：级联构成的“运算阵列”
n位二进制加法器通过将n个全加器“级联”（串联）实现，用于处理两个n位二进制数（A = Aₙ₋₁Aₙ₋₂…A₀、B = Bₙ₋₁Bₙ₋₂…B₀）的加法，核心是“低位进位传递至高位”，因此也称为“行波进位加法器”（Ripple-Carry Adder）。
1. 结构原理
- 第0位（最低位）全加器：输入为
A₀、B₀，低位进位C₀ = 0（无更低位，进位为0），输出本位和S₀、向第1位的进位C₁； - 第i位（1≤i≤n-2）全加器：输入为
Aᵢ、Bᵢ、第i-1位的进位Cᵢ，输出本位和Sᵢ、向第i+1位的进位Cᵢ₊₁； - 第n-1位（最高位，符号位）全加器：输入为
Aₙ₋₁、Bₙ₋₁、第n-2位的进位Cₙ₋₁，输出本位和Sₙ₋₁（结果符号位）、向更高位的进位Cₙ（用于溢出检测）； - 最终输出：n位和
S = Sₙ₋₁Sₙ₋₂…S₀，以及进位Cₙ。
2. 示例：4位行波进位加法器
以4位加法器为例，实现A = 0101（十进制5）与B = 0011（十进制3）的加法：
- 第0位：
A₀=1、B₀=1、C₀=0→S₀=0、C₁=1； - 第1位：
A₁=0、B₁=1、C₁=1→S₁=0、C₂=1； - 第2位：
A₂=1、B₂=0、C₂=1→S₂=0、C₃=1； - 第3位（符号位）：
A₃=0、B₃=0、C₃=1→S₃=1、C₄=0； - 最终结果：
S=1000（十进制8），C₄=0，运算正确且无溢出。
3. 优缺点
- 优点：结构简单，仅需n个全加器级联，硬件成本低，易于实现；
- 缺点：进位传递存在“延迟”——高位运算需等待低位进位输入，n越大，延迟越长（如32位加法器的延迟为32个全加器的延迟之和），影响运算速度。
（三）n位二进制减法器：复用加法器的“变形设计”
根据补码减法“X - Y = X + (-Y)”的原理，n位减法器无需单独设计，只需在n位加法器的基础上增加“求[-Y]补的电路”（即“按位取反+加1”），即可实现减法运算，称为“加减法器”（Adder-Subtractor）。
1. 核心电路：模式控制与取反逻辑
加减法器通过一个“模式控制端”（M）切换加法/减法模式：
- 当
M = 0时：执行加法运算A + B； - 当
M = 1时：执行减法运算A - B = A + (-B)，此时需对B的每一位按位取反，并在最低位加1（实现[-B]补）。
实现这一逻辑的关键电路：
- 异或门阵列：将
B的每一位Bᵢ与模式控制端M进行异或运算（Bᵢ' = Bᵢ ⊕ M）：- 当
M=0时，Bᵢ' = Bᵢ ⊕ 0 = Bᵢ（B不变，执行加法）； - 当
M=1时，Bᵢ' = Bᵢ ⊕ 1（B的每一位按位取反，为“加1”做准备）；
- 当
- 最低位进位控制：将模式控制端
M作为第0位全加器的低位进位C₀：- 当
M=0时，C₀=0（加法模式，最低位无额外进位）； - 当
M=1时，C₀=1（减法模式，在B取反后加1，完成[-B]补的计算）。
- 当
2. 结构原理（以4位加减法器为例）
- 输入：4位被操作数
A、4位操作数B、模式控制端M； - 核心模块：4个异或门（处理
B的取反）、4个全加器（级联实现加法）； - 工作流程：
- 模式判断：根据
M的值切换运算模式； B处理：B的每一位通过异或门与M运算，得到B'；- 加法运算：全加器接收
A、B'和C₀=M，执行加法，输出结果S和进位C₄； - 溢出检测：通过前文所述的“进位位判断法”（
C₄ ⊕ C₃）或“双符号位法”检测溢出。
- 模式判断：根据
3. 示例：4位加减法器实现减法运算
计算 A = 0101（5） - B = 0011（3），即 5 - 3 = 2：
- 模式控制端
M=1（减法模式）； B的每一位与M=1异或：B' = 0011 ⊕ 1111 = 1100（B取反）；- 最低位进位
C₀=1（实现“加1”，B' + 1 = 1100 + 1 = 1101，即[-3]补）； - 全加器运算：
A（0101） + B'（1100） + C₀（1）：
第0位：1 + 0 + 1 = 10 →S₀=0，C₁=1；
第1位：0 + 0 + 1 = 1 →S₁=1，C₂=0；
第2位：1 + 1 + 0 = 10 →S₂=0，C₃=1；
第3位：0 + 1 + 1 = 10 →S₃=0，C₄=1； - 最终结果：
S=0010（十进制2），C₄ ⊕ C₃ = 1 ⊕ 1 = 0（无溢出），运算正确。
4. 优势
- 硬件复用：加法与减法共享同一套全加器电路，仅通过简单的异或门和模式控制实现功能切换，大幅降低硬件复杂度；
- 兼容性强：可直接接入CPU的算术逻辑单元（ALU），与其他运算（如与、或逻辑运算）协同工作，适配计算机的综合运算需求。
📊 总结
定点加法与减法运算作为计算机算术运算的基础，其设计逻辑围绕“硬件简化”与“结果准确”两大核心，可总结为：
- ➕ 补码加法：通过“符号位与数值位一同运算”和“模2ⁿ处理进位”，成为计算机中唯一的加法规则，为减法转化奠定基础；
- ➖ 补码减法：核心是“将减法转化为加法”，通过“按位取反+加1”得到减数的负补码，彻底复用加法器硬件，规避减法的借位难题；
- ⚠️ 溢出与检测：溢出源于运算结果超出补码表示范围，需通过“符号位判断法”“进位位对比法”或“双符号位法”及时识别，避免结果失真；
- 🔌 加减法器硬件：以“全加器”为基础单元，级联构成n位加法器；通过“异或门+模式控制”改造为加减法器，实现加减法的硬件复用，平衡了运算速度与硬件成本。
这些设计不仅体现了计算机硬件“以简驭繁”的工程思想（用加法器覆盖加减运算），也为更复杂的算术运算（如乘法、除法）提供了底层支撑——所有高级运算，最终都将拆解为一系列定点加减操作，在硬件层面高效执行。