以太网学习理解

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前言

对于以太网来说，大部分人熟知的只有网口，插拔，其实那只是一个接口，本身只是起到一个信号连接的作用，本身并无通信能力
一个典型的网络通信电路如下图所示，其中比较关键的是PHY芯片

一、PHY芯片是什么？

1、 常见的千兆以太网PHY芯片有YT8531,RTL8211,88E1518等，因为cpu,DSP,FPGA只能产生TTL电平，所以在 RJ45 接口和处理器之间，需要使用一个能够实现 TTL 电平和高速串行数据收发模式之间的转换器，这个转换器就是我们常说的 PHY 芯片。

PHY芯片的传输流程如下
PHY发射数据转换： mac层并行数据》串行数据》编码》数模转换
PHY接收数据转换：模数转换》解码》串行数据》mac层并行数据
那么PHY芯片在这里起到的作用就是串转并，并转串的作用，以及数模，模数转换，

二、以太网的通信接口

1.RGMII接口介绍

这个MAC一般在FPGA上，FPGA和PHY之间有一个通信接口，常用的接口有
MII，RMII，GMII，RGMII ，无论是哪种接口，其传输的信号意义都是一样的，都至少包括接收数据信号(RXD[n:0])、接收数据有效信号(RX DV)、接收数据时钟信号(RX CLK)
发送数据信号(TXD[n:0])、发送数据使能信号(TX EN)、发送数据时钟信号
(TX CLK)。区别在于接收数据信号和发送数据信号的位宽
我们主要重点学习RGMII，其他的差不多，RGMII的数据位宽是4，在1000M下，CLK的时钟频率是125M，在时钟的上升沿和下降沿同时采样，上升沿传输4bit，下降沿传输4bit


PHY芯片通过一些基础的硬件连接，PHY芯片的内部寄存器保持默认的配置即可，如果要改速度，半双工等，或者其他功能，就需要用MDIO和MDC这两个管理接口进行配置

三、PHY芯片的引脚介绍

这里的引脚就是我们的物理引脚，通过硬件连接来进行配置

1~10脚：连接RJ45/网络变压器
12脚：复位信号，
13，14：MDC和MDIO管理接口
TX接口：将FPGA的数据编码给RJ45
RX接口：将接收到数据解码给FPGA
RX_CLK和TX_CLK:时钟

3.1 硬件模式配置引脚

PHY芯片的一些功能需要通过硬件的引脚连接来配置
O表示该引脚为output引脚加粗样式
LI表示通电输入的锁定
PU表示内部上拉
PD表示内部下拉

35，28，27引脚：
控制PHY芯片的物理引脚，与IIC总线一样，一组MDIO总线上可以连接多个设备，每一台都要有自己设立的地址信息，所以同一个MDIO总线上可以挂在8个PHY芯片，也就是我们常见到的8口交换机，下图地址被配置成了001

23脚：
在睡眠模式下，PLL锁定配置

24，25引脚：，
这两个脚就比较重要了，通过电阻上拉或者下拉，对PHY芯片发送，接收时钟时钟进行延迟，为什么要进行延迟，原因就是为了采集到更稳定的信号，因为是在时钟的上升下降沿进行采样，如果对齐的话数据可能没有稳定，处于一个不高不低的状态

通过原理图我们可以看到，上拉对TX_CLK增加延迟，对RX_CLK增加2nS延迟，千兆以太网的时钟周期是8ns，最终的目的就是更容易采集到稳定的数据，发射和接收是否用延时模式，会影响时序文件的约束 ，延迟有延迟模式的约束，非延迟有非延迟模式的约束

YT8531 RGMII接收端口的信号对齐模式由硬件上的引脚外接上下拉电阻进行配置，如图 44.1.11所示。从下图中可以看出，RXC时钟相对于RXD信号，在1000M的速率下会增加约2ns的延时。我们知道在开发板硬件原理图中YT8531的管脚RXD0_RXDLY和RXD1_TXDLY接的是上拉电阻，因此RXC和RXD之间以及TXC和TXD之间在千兆网下都会有2ns的延时，RGMII接收端口的时序图如图 44.1.10所示。


由上图可知，RGMII发送端口正常模式下，需要满足TXC的上下边沿与TXD和TX_CTL信号对齐，相位相同。YT8531在硬件上面也做TX端的delay模式，可根据实际情况，选择是否在代码中进行延时因为一般对端设备的接收端会有延时处理的功能，因此发送端也可以不延时），延时后的时序图所示：

引脚32：用于控制是否用内部LDO，拉高则使用外部供电，这个也比较重要

引脚33：根据引脚32的供电模式进行不同的电平选择，前提是先看引脚32

32，33，34：LED0常亮则工作在10M模式下，闪烁则表示正在传输或者接收数据

3.2 管理引脚

如果我们想更改PHY芯片的默认工作方式


MDC：由PFGA提供，最大频率12.5M
MOIO:可以输入也可以输出，根据前面配置的供电进行上拉
31:中断引脚，一般不用

3.3 寄存器引脚

其他的就是寄存器，这里就不一一介绍了，感兴趣自己探索

四、RGMII时序解读

在参考时钟的上升沿发送GMII接口中的TXD[3:0]RXD[3:0]，
在参考时钟的下降沿发送 GMII 接口中的TXD[7:4]/RXD[7:4]。
RGMII同时也兼容 100Mbps 和 10Mbps 两种速率，此时参考时钟速率分别为 25MHz和 2.5MHz。CLK信号线上传送 TX EN 和 TX ER两种信息，在 CLK 的上升沿，下降沿发送 TX ER;
同样的，RX DV 信号线上也传送 RX DV 和 RX ER 两种信息，在 RX CLK 的上升沿传输 RX DV,下降沿传输 RX ER。
具体时序如下。关于 RTL8211 PHY 芯片具体时序参数与
配置的 TXDIY 和 RXDLY 管脚的电平有关，详细可参见 RTL8211 芯片手册。

如下图所示：
信号在一个时钟周期变了两次，上升沿传低位，下降沿传高位，在RGMII接口中TXEN变成了TX_CTRL,RX_DV变成了RX_CTRL


几个要点说明:

1. MII接口时，TX CLK 由 PHY 芯片提供给 MAC，其他接口模式下均由MAC 提供给 PHY 芯片。
2. 除 GMII接口外，其他接口均使用 4bit 数据线用来收发数据。
3. RGMII接口的信号传输采用 DDR接口，也就是在CLK的上升沿和下降沿各传输一次数据。
4. RGMII接口将 TX ER 和 RX ER 信号编码进了 TX CTL 和 RX CTL 信号中，不再使用独立的信号线。

五、常规电路设计

整个网口的组成，目前主流的设计如下图所示，RJ45是我们最终用到的接口，几个模块的功能大概如下

MAC： 由硬件控制器及 MAC 通信协议构成。主要负责控制与连接 PHY 硬件连接。
PHY：是以太网收发物理层接口收发器,作用是将数字信号转成模拟信号,然后在网线或者光纤传输。
RJ45 ：是布线系统中信息插座(即通信引出端)连接器的一种，连接器由插头(接头、水晶头)和插座(模块)组成，在以太网中只使 用了 1、2、3、6 这四根线,其中 1、2 这组负责传输数据(TX+、TX-)，而 3、6 这组负责接收数据(RX+、RX-)，另外四根线是备用的。
整个组成由 MAC 控制器、PHY硬件连接、网络变压器和 R45 接头，有的系统会有 DMA 控制。
网络变压器作用：其实是线圈1比1的变压器，线圈中心点的地方是中心抽头，
1.滤除共模干扰，增强信号，传输更远;
2.电气隔离。隔离 PHY 端和 RJ45 端直流;防雷击;
3.设备间为不同电平时，耦合交流信号，电平与 PHY 端一致，可保护 PHY 芯片

5.1 电流型

中心抽头接 VCC: 提供需要的驱动电流。电流型。
如果是电流型的，初级中心抽头需要磁珠接电压，这个电压一般是1.8V，2.5V，3.3V，然后再接一个100nF的电容，有的设计差分信号还要接一个49.9Ω的电阻和100nF电容到系统地

当然现在也有集成的变压器+RJ45一起
中心抽头通过电容接地:电压型。

5.2 电压型

对电压型以太网来说，网络变压器次级中心抽头，通过75欧姆接到1nF电容，然后再接到机壳地，如果没有机壳地就接到系统地，这个1nF电容耐压值要选择2kV或者2kV以上的，一般用1206的贴片陶瓷电容或者宽脚距的高压瓷片电容，75欧姆接到1nF电容叫BOBsimth电路，为共模信号提供一个回流路径，滤除共模信号，对改善EMI也有作用，也能抑制浪涌。而初级中心抽头通过100nF接到系统地

当然现在也有集成的变压器+RJ45一起
变压器位置:靠近 PHY。
共模电感位置:共模电感靠近线缆侧;抗干扰能力更强
RJ45


网上原理图也是大同小异，大家看看就好，如下图，变压器相关的

六 PCB设计相关

6.1 千兆以太网布线规则

检查差分信号线的阻抗控制是否良好，布线是否等长，减少过孔和锐角弯折。
电源完整性：确保为PHY芯片供电的电源干净、稳定，噪声要小。必要时优化电源滤波网络（如电容的选型和布局）。
1.1 RJ45和变压器之间的距离尽可能的短，器件布局的原则是通常按照信号流向放置，切不可绕来绕去；以太网转换芯片和变压器之间的距离应尽可能短，一般不超过5inch。
1.2 复位电路信号应当尽可能的靠近以太网转换芯片，并且若可能的话应当远离TX、RX和时钟信号。
1.3 时钟电路应当尽可能的靠近以太网转换芯片，远离电路板边缘、其他高频信号、I/O端口、走线或磁性元件周围。总体布局要求，如图4所示。

因此差分对内的等长约束为5mil，差分对之间不用进行等长，等长时注意符合差分等长规则，如图6所示

RJ45接口区域：内部所有层挖空处理。如图7所示，RJ45接口的G1,G2,G3和G4管脚的走线至少需要加粗至1mm以上，跨接电感和电容靠近接口放置，旁边多打地过孔。如图8所示。

变压器所有层挖空（只挖一半，另一半铺铜处理，均匀的打上地过孔，建议间隔50mil一个），变压器到接口部分不用控阻抗，走线加粗处理；变压器到PHY芯片差分走线，控制100ohm差分阻抗

以太网芯片到CPU的RGMII接口线的发送部分和接收部分要分开布线，不要将接收和发送网络混合布线，线与线之间需要满足3W，发送和接收总线分别进行等长，等长范围100mil，如图11所示。

6.2千兆网跟万兆网的PCB在布线有什么区别，

对于硬件工程师而言，除了上述参数，在设计和选型时还需重点关注以下几点：
信号完整性（SI）与电源完整性（PI）：万兆网的高数据速率对PCB设计提出了严苛要求。你需要仔细处理高速差分对的布线（等长、等距、阻抗控制），采用优质板材，并加强电源滤波和去耦，以确保信号质量并降低误码率。
散热管理：万兆网卡和交换芯片的功耗显著高于千兆设备。在设备，尤其是高密度设备中，必须规划有效的散热方案，如散热片、风扇甚至更高级的冷却系统。
接口与线缆选择：
电口方案 (10GBASE-T)：需要注意其传输距离限制（通常100米内）以及对Cat 6A/7类线缆的强制要求。长距离或恶劣电磁环境下，光口通常是更可靠的选择。
光口方案：需要选配相应的光模块（如SFP+）。设计时要关注光模块的功耗、兼容性和管理接口。
阻抗目标都是 100 Ω，但万兆网的设计是实现这个目标的“地狱模式”。 你需要从叠层设计、板材选择、布线规则到加工工艺进行全链条的精密控制和高频仿真，才能确保万兆链路的稳定运行。而千兆网的设计则可以看作是“普通模式”，在良好的设计规范下更容易实现
兼容性与演进：万兆设备通常设计为与千兆网络兼容。在规划网络升级时，可以采用在核心层使用万兆交换机、在接入层使用千兆交换机的混合架构，以平衡性能与成本。

万兆以太网接口技术的核心是SERDES（串行器/解串器） 技术。由于10Gbps的高速率导致并行总线在板级布线时面临严重的时钟偏移、信号完整性问题且引脚数量过多，实际工程中，万兆接口普遍采用SERDES将宽并行数据转换为高速串行数据流进行传输。这带来了几个关键优势：

引脚数量大幅减少：例如，SGMII（千兆）和XFI（万兆电口）、SFI（万兆光口）等串行接口，每个方向仅需一对差分信号线（两根引脚），极大简化了PCB设计和布局。
抗干扰能力增强：差分信号传输更稳定，适合更长距离的板级互联甚至直接驱动光模块。
集成时钟：时钟信息嵌入数据流，避免了复杂的时钟同步问题
这里不作过多介绍，后续可以再学习了解

总结

以上就是今天要讲的内容，本文简单介绍了以太网相关电路设计
参考：
RJ45标准电路设计参考 千兆分立式与集成式-沃虎电子 _rj45电路设计-CSDN博客

【以太网接口电路设计】https://www.bilibili.com/video/BV1i3411u7bv?vd_source=6519e899df7253688773725cd4bc0d30

https://zhuanlan.zhihu.com/p/652455693

https://www.bilibili.com/video/BV12pGDeVEvu/?vd_source=6519e899df7253688773725cd4bc0d30&share_source=qq&share_source=qq&share_medium=web&bbid=50FCF28189812C26D00BD93023091921Nj4igL5r0eZE6QEE2ZY0Qg&ts=1761061812983

https://www.bilibili.com/video/BV1rbKJzdEhg/

https://www.bilibili.com/video/BV1i3411u7bv/?vd_source=6519e899df7253688773725cd4bc0d30