FPGA系统架构设计实践4_SelectIO

SelectIO资源概述

a）所有7系列FPGA均配备可配置的SelectIO驱动器和接收器，支持各类标准接口。其功能特性包括：输出驱动强度与边沿速率的可编程控制、基于数字控制阻抗DCI的片上端接、内部生成参考电压INTERNAL_VREF的能力。
1）输出驱动强度与边沿速率的可编程控制
①驱动强度配置：通过设置DRIVE属性（单位：mA）调节I/O输出级晶体管的导通数量，从而改变输出电流。例如：LVCMOS18在HR bank支持4/8/12/16/24mA、HP bank支持2/4/6/8/12/16mA 可根据传输线负载需求灵活选择。
②边沿速率配置：通过SLEW属性（FAST/SLOW）调节输出晶体管开关速度。FAST模式信号边沿陡峭、SLOW模式边沿平缓。
③高驱动强度（如24mA）适用长距离传输、驱动多个外设；低驱动强度（如4mA）适用板内近距离通信，可降低功耗和噪声。
④FAST模式：DDR内存、工业以太网等高速接口，确保时序裕量；SLOW模式：GPIO、UART等低速控制信号，减少同时开关噪声SSO。
2）基于数字控制阻抗DCI的片上端接
①仅HP bank支持，通过外部VRN（接VCCO）和VRP（接地）精密电阻校准，动态调整I/O内部晶体管的导通状态，实现两种核心功能：受控阻抗驱动（使输出阻抗匹配传输线特性阻抗，替代外部串联电阻）、片上输入端接（提供可调端接电阻，替代外部并联端接电阻）。
②应用在高速芯片间接口（如DDR3/DDR4内存、PCIe），减少外部电阻数量，节省 PCB 空间，同时通过动态校准补偿温漂、电压波动导致的阻抗变化，提升信号完整性。
3）内部生成参考电压INTERNAL_VREF的能力
①从VCCAUX电源衍生出固定电压（支持0.60V/0.675V/0.75V/0.90V），作为单端I/O标准（如HSTL、SSTL）的输入参考电压，替代外部VREF电源。启用后，I/O bank的VREF引脚可复用为普通I/O。

b）每个I/O Bank通常包含50个引脚：两端的各1个引脚（共2个）仅支持单端标准；中间48个引脚可配置为单端或差分标准。

c）每个SelectIO资源均集成输入、输出和三态驱动电路，可配置为多种单端或差分I/O标准：单端I/O标准（如LVCMOS、LVTTL、HSTL、PCI、SSTL等）；差分I/O标准（如LVDS、Mini_LVDS、RSDS、PPDS、BLVDS，以及差分HSTL和差分SSTL等）。

d）HP bank IO1）PAD: FPGA物理引脚，外部信号与内部逻辑接口。
2）T: 三态控制；高电平：输入模式（输出高阻），低电平：输出模式（输出使能）。
3）O: 内部输出数据，驱动PAD。
4）DCITERMDISABLE: DCI端接禁用；仅HP bank支持，高电平禁用端接，低电平启用（外部电阻校准阻抗匹配）。
5）DIFFI_IN: 差分输入控制；使能时配置输入路径为差分模式，处理差分信号；单端模式时不使能。
6）IBUFDISABLE: 输入缓冲器禁用；高电平禁用（输入高阻），低电平使能。
7）PADOUT: PAD信号内部反馈，用于监控引脚电平。
8）I: 输入缓冲处理后数据，送往内部逻辑。
9）DIFFO_OUT: 差分输出控制；使能时配置输出路径为差分模式，支持双向传输。
10）O_OUT: 输出数据内部反馈，用于同步或时序校准。

e）供电（VCCO/VREF/VCCAUX/VCCAUXIO）
1）VREF：为单端IO标准提供信号参考电压，支持内部生成（INTERNAL_VREF），无需外部电源。需VREF时，必须使用该bank的VREF引脚提供参考（或启用内部生成，释放引脚作普通IO）。
2）VCCAUX：为FPGA辅助电路供电（如时钟管理），并为特定IO输入缓冲（如LVDS）供电，避免核心噪声干扰IO信号。

SelectIO DCI

a）随着FPGA尺寸不断增大、系统时钟速度不断提升，PCB的设计与制造难度也随之增加。由于信号边沿速率越来越快，维持信号完整性成为关键问题。为避免信号反射或振铃，必须对PCB上的走线进行适当端接。传统的走线端接方式是添加电阻，使输出端/输入端的阻抗与接收器、驱动器及走线的阻抗相匹配。然而，随着器件I/O数量的增加，在器件引脚附近添加电阻会增加电路板面积和元器件数量，在某些情况下甚至存在物理上的实现难度。为解决这些问题并实现更优的信号完整性，Xilinx研发了数字控制阻抗DCI技术。根据I/O标准的不同，DCI既可以控制驱动器的输出阻抗，也可以在驱动器/或接收器处添加并联端接，其目标是精准匹配传输线的特性阻抗。DCI会主动调整I/O内部的这些阻抗，以校准连接在VRN和VRP引脚上的外部精密参考电阻。这种设计可补偿因工艺偏差导致的I/O阻抗变化，同时还能持续调整阻抗，以补偿温度变化和电源电压波动带来的影响。对于支持受控阻抗驱动器的I/O标准，DCI会将驱动器阻抗控制为与两个参考电阻的阻值匹配；对于部分标准，DCI则会将驱动器阻抗控制为参考电阻阻值的一半。需要注意的是，DCI仅在7系列FPGA的HP I/O中提供，HR I/O不支持DCI功能。
1）低速信号（如10MHz以下）的边沿速率慢（比如100ns），波长很长（15m），远超过一般PCB的走线长度（＜1m）。此时反射信号还没反弹回来，原信号已经稳定，所以反射的影响几乎看不见。但高速信号（如1GHz）的边沿速率极快（比如0.1ns），波长仅1.5cm，只要 PCB走线超过这个长度，反射就会实时干扰原信号，导致传输错误。这就是为什么DDR内存、PCIe等高速接口必须严格做阻抗匹配（用端接电阻或DCI技术），本质是让信号能量不反弹，全部被负载吸收。

b）DCI通过每个I/O bank中的两个多功能参考引脚，控制该bank所有I/O的驱动器阻抗或并联端接值。其中，N参考引脚VRN必须通过一个参考电阻上拉至VCCO，P参考引脚VRP必须通过另一个参考电阻下拉至地。每个参考电阻的阻值应等于PCB走线的特性阻抗，或为该特性阻抗的两倍。每个bank仅需使用一组VRN和VRP电阻，因此同一bank内所有DCI标准必须能够共享相同的外部电阻值。若同一I/O bank列中的多个I/O bank均使用DCI，且所有这些bank采用相同的VRN/VRP电阻值，则可对内部VRN和VRP节点进行级联，这样整个I/O列中所有I/O bank仅需将一对引脚连接至精密电阻即可，此功能称为DCI级联。

c）DCI通过选择性地开启或关闭I/O中的晶体管来调整I/O阻抗，使阻抗与外部参考电阻匹配。该调整过程在器件启动序列期间开始。默认情况下，DONE引脚需在阻抗调整过程的第一阶段完成后才会置高。通过例化DCIRESET原语，可重置DCI校准。在器件工作期间，触发 DCIRESET原语的RST输入引脚，会重置DCI状态机并重启校准过程。在DCIRESET模块的LOCKED输出引脚置高前，所有使用DCI的I/O均无法使用。该功能在以下应用场景中十分实用：器件上电时的温度/电源电压，与额定工作条件存在显著差异的情况。

d）为优化高速或高性能应用中的信号完整性，需采取额外措施，使驱动器的输出阻抗与传输线及接收器的阻抗相匹配。理想情况下，驱动器的输出阻抗需与所驱动传输线的特性阻抗一致；否则，阻抗不连续会导致反射现象。为解决这一问题，设计人员有时会在高驱动能力、低阻抗驱动器的引脚附近，使用外部源端串联端接电阻。所选电阻的阻值需满足：驱动器输出阻抗与源端串联端接电阻阻值之和，大致等于传输线的阻抗。DCI技术可提供受控阻抗输出驱动器，无需使用外部源端端接电阻即可消除反射。其阻抗由外部参考电阻设定，该参考电阻的阻值与走线阻抗相等。支持受控阻抗驱动器的DCI I/O标准包括：LVDCI_15、LVDCI_18、HSLVDCI_15、HSLVDCI_18、HSUL_12_DCI、DIFF_HSUL_12_DCI。

SelectIO原语

a）IBUF/IBUFG
1）IBUF是FPGA中的基础输入缓冲器原语，主要功能是对外部输入的普通信号（非全局时钟信号）进行缓冲与电平调理。它能将外部引脚输入的信号适配为FPGA内部逻辑可识别的电平，同时隔离外部信号噪声对内部电路的干扰，保障输入信号的稳定性。该原语适用于普通数据信号、控制信号（如片选信号、复位信号）等非时钟类信号的输入处理，不具备全局时钟信号传输所需的低时延、低skew（时序偏差）特性，不可直接用于驱动FPGA内部的全局时钟网络。
2）IBUFG是专为全局时钟信号设计的输入缓冲器原语。它在IBUF基础功能之上，额外具备接入FPGA全局时钟网络的能力，能将外部输入的时钟信号以极低的时序偏差和时延，均匀分配到FPGA内部所有需要该时钟的逻辑模块（如触发器、DSP、BRAM等）。该原语仅适用于主时钟、高速同步时钟等关键时钟信号的输入处理，可有效避免时钟信号在传输过程中的时序偏移，保障整个数字系统的时序一致性，普通数据或控制信号不宜使用IBUFG。

b）IBUF_IBUFDISABLE
1） IBUF_IBUFDISABLE原语是一种带禁用端口的输入缓冲器。在输入信号未使用期间，该禁用端口可作为额外的节能特性使用。当 USE_IBUFDISABLE属性设为TRUE，且IBUFDISABLE信号置高时，IBUF_IBUFDISABLE原语可禁用输入缓冲器，并将输出到FPGA内部逻辑的O端强制置为逻辑高电平。若USE_IBUFDISABLE设为FALSE，则IBUFDISABLE信号会被忽略，且应将其接地。
2）此特性可在I/O接口闲置时降低功耗。对于使用VREF电源轨的输入缓冲器（如适配SSTL、HSTL等IO标准的缓冲器），将IBUFDISABLE设为TRUE的节能效果最为显著。因为这类缓冲器的静态功耗通常高于LVCMOS、LVTTL等非VREF类IO标准的缓冲器。

c）IBUF_INTERMDISABLE
1）未校准分压端接（IN_TERM）是FPGA HR I/O中的可选输入端接功能，核心是通过简化的分压式端接结构匹配传输线阻抗，同时无需复杂的校准机制，主要用于优化信号完整性并支持动态功耗控制。基础阻抗匹配本质是分压式端接（类似戴维南等效端接），通过内部预设的端接支路（无需外部精准校准电阻），使I/O输入端口的阻抗与PCB传输线特性阻抗（如50Ω、60Ω等）匹配，减少信号传输时因阻抗不连续产生的反射，提升中低速信号的完整性。
2）该功能可被两种信号触发关闭，一是驱动器活跃时（T信号为低），端接支路会自动禁用，避免影响信号正常传输；二是通过 IBUF_INTERMDISABLE原语的INTERMDISABLE端口，主动输入高电平即可禁用端接支路，灵活适配信号闲置场景。

d）IBUFDS/IBUFGDS
1）IBUFDS仅用于处理普通差分数据信号或差分控制信号（如差分复位信号），不具备接入全局时钟网络的能力，不可用于驱动FPGA内部的全局时钟逻辑。
2）IBUFGDS额外支持接入FPGA的全局时钟网络，能将外部输入的高速差分时钟信号（如LVDS时钟、PCIe差分时钟、DDR4差分时钟）以极低的时序偏差和时延，均匀分配到FPGA内部所有需该时钟的模块（如触发器、DSP核、BRAM）。该原语仅适配差分时钟信号，普通差分数据/控制信号无需使用，以避免占用全局时钟资源。

e）IBUFDS_DIFF_OUT/IBUFGDS_DIFF_OUT
1）IBUFDS_DIFF_OUT是FPGA中适配差分信号的输入缓冲器原语。其核心功能是接收外部差分信号（如LVDS、BLVDS等差分I/O标准信号），并将其转换为FPGA内部逻辑可直接使用的差分信号（而非普通IBUFDS输出的单端信号），同时保留差分信号抑制共模噪声（如电源干扰、电磁辐射）的特性。该原语仅用于处理普通差分数据信号或差分控制信号（如差分格式的传感器数据、低速差分通信信号），不具备接入全局时钟网络的能力，无法用于驱动FPGA内部的全局时钟逻辑，主要适配对内部信号传输仍需差分特性的中低速场景。

f）IBUFDS_DIFF_OUT_IBUFDISABLE
1）当USE_IBUFDISABLE属性设为TRUE，且IBUFDISABLE信号置为高电平时，IBUFDS_DIFF_OUT_IBUFDISABLE原语会禁用输入缓冲器，并将输出至内部逻辑的O端和OB端（互补差分输出端）均强制置为高电平。若USE_IBUFDISABLE设为FALSE，则IBUFDISABLE信号会被忽略，且需将其接地。此特性可在I/O闲置时用于降低功耗。

g）IOBUF
1）支持LVCMOS、LVTTL、SSTL、HSTL等多种主流I/O标准，能根据配置将内部逻辑电平转换为外部接口所需电平，同时提供可调的输出驱动能力（如2mA、4mA、8mA等），适配不同长度的PCB走线需求。输入侧具备基础的噪声过滤能力，可减少外部干扰对内部逻辑的影响；输出侧的缓冲设计能避免内部信号因外部负载波动而失真，保障双向传输的信号完整性。

h）IOBUF_DCIEN
1）新增DCIEN端口，用于控制DCI功能的开启与关闭。当DCIEN为高电平时，激活DCI电路，按照预设的DCI I/O标准（如LVDCI、SSTL_DCI等）执行阻抗校准（匹配传输线阻抗）或分压端接；当DCIEN为低电平时，DCI功能关闭，原语仅作为普通双向缓冲器使用。DCI 功能激活时，会依据参考电阻阻值校准双向I/O的输入 / 输出阻抗，无需额外外部端接电阻即可减少信号反射。

电平标准

a）LVTTL (Low Voltage TTL)
1）LVTTL是适用于3.3V应用场景的通用EIA/JESD标准，采用单端CMOS输入缓冲器和推挽式输出缓冲器。该标准要求3.3V的输出电源电压（VCCO，即I/O主电源），但无需使用参考电压（VREF，即参考电压）或端接电压（VTT，即端接电源）。
2）LVTTL信号的典型端接拓扑结构
①源端串联端接：在输出缓冲器与传输线之间串联了一个电阻RS，且满足公式RS = Z0 - RD（RD是输出缓冲器的固有阻抗）。通过串联电阻使驱动器侧的总阻抗RD + RS与传输线Z0匹配，从而消除信号从驱动器到传输线的反射。适用于单向传输、源端驱动的场景（如FPGA向外部芯片输出控制信号），是成本较低的端接方案。

②终端并联端接：适用于双向传输或多源驱动的场景（如总线类信号），但会增加功耗（因为并联电阻存在静态电流）。

b）LVCMOS (Low Voltage CMOS)
1）LVTTL特性分析
①优势：具备较强的驱动能力，可直接驱动高负载或长距离传输场景；采用成熟工艺，生产成本低，适合大规模批量应用；与传统的 TTL 系统完全兼容，无需电平转换电路。
②劣势：功耗较高（包括静态和动态功耗），大电流应用需考虑散热方案；工作频率上限较低（≤100MHz），不适用于高速信号传输；噪声容限较小，在电磁干扰强烈的环境中可能出现误码。
2）LVCMOS特性解析
①优势：支持高速工作（可达数百MHz以上），是高速数字系统的首选；超低功耗特性，特别在低电压（如1.2V）下表现优异，适合便携设备；出色的抗干扰能力，能适应复杂的电磁环境；多电压兼容设计，可灵活匹配不同电压需求的芯片。
②劣势：驱动能力有限，长距离传输需要中继或终端匹配；多电压设计增加了电源管理系统的复杂性（需搭配多电压电源芯片）；与传统TTL系统互连时需要电平转换，会提高总体成本。

c）LVDCI (Low-Voltage Digitally Controlled Impedance)
1）低压数字控制阻抗，是FPGA中用于精准控制I/O接口阻抗的技术。其核心是通过数字电路校准I/O的驱动阻抗或端接阻抗，使其匹配传输线的特性阻抗（如50Ω），从而减少信号反射，保障高速信号的完整性。
2）阻抗校准逻辑：依赖FPGA HP I/O bank的VRN和VRP外接参考电阻，通过内部数字电路将I/O的驱动阻抗或端接阻抗校准为与参考电阻阻值匹配（或按特定比例，如前代器件与7系列存在校准比例差异）。无需额外外部端接电阻，即可实现阻抗匹配。
3）支持LVDCI系列I/O标准，如LVDCI_15、LVDCI_18等，覆盖1.5V、1.8V等低压场景，适配高速差分或单端信号的传输需求（例如高速自定义总线、差分时钟的受控阻抗驱动）。
4）其优势在于，无需外部 PCB 端接元件，降低硬件成本与布线复杂度；阻抗精度由参考电阻决定，一致性高，适合对信号完整性要求严格的高速设计（如千兆级串行通信、高速并行数据总线）。

d）HSTL (High-Speed Transceiver Logic)
1）高速收发器逻辑HSTL标准是由JEDEC（联合电子器件工程委员会）制定的通用高速总线标准，标准编号为JESD8-6。该标准包含四个等级，为支持高速存储器接口的时钟传输，还提供了差分版本。

e）SSO
1）由于封装电感的存在，每个器件/封装支持的同时开关输出（SSO）数量有限，尤其是在使用高速、高驱动能力输出时。仅当应用场景有明确需求时，才应使用高速、高驱动能力输出。PlanAhead软件中的开关噪声（SSN）预测工具，可根据设计中每个引脚（被干扰引脚）以及所有其他引脚（干扰引脚）的信息，分析每个I/O引脚的噪声容限大小。该工具会考虑所使用的I/O引脚位置、I/O标准、压摆率和端接方式，并基于这些特性为每个引脚提供噪声容限值。需要注意的是，该噪声容限未包含任何系统级特性的影响，例如电路板走线串扰或因电路板阻抗不连续导致的信号反射。
2）当大量输出同时向同一方向切换时，会产生地弹或电源反弹。此时，所有输出驱动晶体管都会向一条公共轨传导电流：低电平到高电平的切换会连接至VCCO轨，而高电平到低电平的切换会连接至接地轨。由此产生的累积电流瞬变，会在内部与外部接地电平之间，或内部与外部VCCO电平之间的电感两端感应出电压差。这些电感与键合线、封装引线框架、芯片布线、封装布线以及焊球电感相关。因此，任何由SSO引发的电压，都会影响内部开关噪声容限，并最终影响信号质量。
3）在进行设计的引脚规划时，关键在于合理选择I/O引脚布局，将强驱动输出/SSO引脚与敏感输入输出引脚（尤其是异步输入引脚）分开。强驱动输出通常包括HSTL和SSTL的II类驱动器、各类PCI标准驱动器，以及所有驱动能力超过8mA的LVCMOS或LVTTL驱动器。
4）敏感输入输出引脚的噪声容限较低，通常为高速信号，或因并行接收器端接导致信号摆幅减小的信号。在7系列FPGA中，局部SSO噪声的大小取决于信号之间的物理距离，因此，根据封装焊球的位置对信号进行分隔至关重要。为进一步降低SSO可能引发的噪声，应将输出引脚均匀分布，而非集中在某一区域。同一I/O bank内的SSO引脚应尽可能分散布局；在条件允许的情况下，应将SSO引脚分配到多个I/O bank。
5）此外，添加虚拟接地引脚（Virtual Ground Pins）和虚拟VCCO引脚（Virtual VCCO Pins）也可减小SSO影响。通过将一个由逻辑0驱动、采用最高可用驱动能力的输出引脚定义为虚拟接地引脚，并在电路板上将其连接至地，即可创建虚拟接地；同理，将一个由逻辑1驱动、采用最高可用驱动能力的输出引脚定义为虚拟VCCO引脚，并在电路板上将其连接至VCCO，即可创建虚拟VCCO引脚。

SelectIO逻辑资源

a）7系列FPGA包含基础的IO逻辑资源，包括：组合型IO、三态输出控制、带寄存器IO、带寄存器三态输出控制、DDR IO 、DDR输出三态控制、IODELAY、SAME_EDGE输出DDR模式、SAME_EDGE和SAME_EDGE_PIPELINE输入DDR模式。

其中IOB包含输入/输出缓冲器。HP bank具备独立的IDELAY和ODELAY模块；HR bank拥有与HP bank相同的逻辑单元，仅缺少ODELAY模块。

b）ILOGIC
1）ILOGIC即输入逻辑资源，是7系列FPGA中集成于I/O Tile内的专用输入侧逻辑模块，核心功能是对外部引脚经输入缓冲器（如IBUF、IBUFDS等）传入的信号进行时序同步、逻辑预处理与格式适配，确保信号能稳定合规地接入FPGA内部逻辑，是保障输入信号时序准确性与完整性的关键资源。
2）在7系列器件中，ILOGIC的可配置型号包括ILOGICE2（适用于HP I/O）和ILOGICE3（适用于HR I/O）。ILOGICE2与ILOGICE3在功能上完全一致，其端口也完全相同。两者的唯一区别如下：ILOGICE3位于HR I/O，内置零保持延迟元件（ZHOLD）；ILOGICE2位于HP I/O ，无ZHOLD元件。
3）ZHOLD概念
①PGA是外部信号进入FPGA内部的入口。数字电路中，为确保触发器（或采样电路）能稳定采样输入信号，要求信号在时钟触发沿之后必须保持稳定的最小时间。若不满足，可能导致采样错误（比如信号过早变化，触发器采集到不稳定值）。焊盘到焊盘保持时间特指外部信号从FPGA的输入焊盘进入后，到被内部采样电路（如ILOGIC的寄存器）采样时，在焊盘侧需要保持稳定的时间。这是FPGA与外部设备接口时的关键时序约束之一，若外部信号的保持时间不足，会直接影响采样准确性。
②ZHOLD是ILOGIC模块输入端的静态无补偿延迟线，作用是通过主动延迟输入信号，抵消时钟信号在FPGA内部传输的延迟，最终让焊盘到焊盘保持时间的要求变为零（即外部信号无需额外满足保持时间，简化接口设计）。具体来说：外部信号从焊盘进入FPGA后，需经过内部布线到ILOGIC的采样寄存器；同时，采样时钟也需从时钟源经过内部时钟网络到达寄存器。若时钟的传输延迟（时钟插入延迟）大于信号的传输延迟，可能导致信号已经变化，时钟才到达，破坏保持时间。ZHOLD通过给输入信号增加一段延迟，让信号的到达时间与时钟的到达时间对齐，从而抵消时钟插入延迟的影响。此时，即使外部信号的保持时间很短（甚至为零），也能被稳定采样，这就是消除对焊盘到焊盘保持时间要求的含义。
③ZHOLD默认是开启的，但以下情况会自动禁用：时钟源是MMCM/PLL（这类时钟源的输出延迟可能随频率、配置变化，静态的ZHOLD延迟无法动态匹配，补偿效果不可靠）；在XDC中设置了IOBDELAY属性（IOBDELAY是另一种输入延迟配置，用于手动调整输入信号延迟，与ZHOLD功能冲突，因此ZHOLD会被关闭）。
4）

①紧邻IOB（输入输出缓冲器），内部包含同步元件（如输入触发器IFD，DDR元件IDDR），作用是稳定捕获经IOB传入FPGA的外部数据。

①数据输入：D是直接来自IOB的原始输入信号；DDLY是经IDELAY校准后的延迟信号；DLYIN是来自DLYFABRIC模块的ZHOLD延迟信号；
②OFB是输出反馈信号（用于三态控制或双向信号的回读）；TFB是三态反馈信号（指示输出缓冲器的三态状态）。
③ILOGIC模块内的寄存器具有公共的同步或异步置位与复位（SR信号）。置位/复位输入引脚SR会迫使存储元件进入由SRVAL属性指定的状态，且复位条件的优先级高于置位条件。
④组合逻辑输入路径用于建立从输入驱动器到FPGA逻辑的直接连接。当满足以下条件时，软件会自动使用该路径：输入数据与FPGA逻辑中的逻辑资源存在直接连接；将I/O寄存/锁存器打包到IOB中的指令被设置为关闭。
5）ILOGIC时序模型

①时钟事件1之前的TICE1CK时刻，输入时钟使能信号在输入寄存器的CE1输入引脚处变为高电平，使输入寄存器准备好接收数据；
②在时钟事件1之前的TIDOCK时刻，输入信号在输入寄存器的D输入引脚处变为高电平，并在时钟事件1之后的T1CKQ时刻反映在输入寄存器的Q1输出端；
③时钟事件4之前的TISRCK时刻，SR信号变为高电平，对输入寄存器执行复位操作，并在时钟事件4之后的TICKQ时刻反映在IOB的Q1输出端。
6）IDELAY
①IDELAYE2是一个具有31个抽头、循环式的延迟原语，具备校准后的抽头分辨率。它可应用于组合输入路径、寄存器输入路径，或同时应用于两者；也可直接从FPGA逻辑中访问。IDELAY允许根据单个输入引脚对输入信号进行延迟。抽头延迟分辨率通过使用7系列FPGA数据手册中指定范围内的IDELAYCTRL参考时钟进行连续校准。
②

IDATAIN：IDATAIN输入由其关联的IOB驱动。IDELAY既可将数据驱动至ILOGICE2/ISERDESE2模块，也可直接传入FPGA内部逻辑，还可通过DATAOUT端口（以IDELAY_VALUE设定的延迟）同时驱动至上述两者；
DATAIN：DATAIN输入直接由FPGA内部逻辑驱动，为系统提供一个可通过逻辑访问的延迟线。数据经IDELAY_VALUE设定的延迟后，通过 DATAOUT端口传回FPGA内部逻辑。DATAIN可在本地反相，但该端口的数据无法驱动至IOB（输入输出缓冲器）；
DATAOUT：DATAOUT为两个数据源输入端口（IDATAIN、DATAIN）的延迟后数据输出端。DATAOUT既可驱动至ILOGICE2/ISERDESE2模块，也可直接传入FPGA内部逻辑，还可同时驱动至上述两者；
C：IDELAYE2原语的所有控制输入（REGRST、LD、CE和INC）均与时钟输入C同步。当IDELAY配置为VARIABLE、VAR_LOAD、VAR_LOAD_PIPE模式时，该端口必须接入时钟。C端口可在本地反相，且时钟信号必须由全局或区域时钟缓冲器提供。若某I/O bank中同时使用IDELAYE2、ODELAYE2原语，则两者的C端口必须使用同一时钟网络；
LD：在VARIABLE模式下，IDELAY加载端口LD加载由IDELAY_VALUE属性设定的值（IDELAY_VALUE属性的默认值为 0）。若使用默认值，LD端口将作为IDELAY的异步复位端。LD信号为高电平有效信号，且与输入时钟C同步。在VAR_LOAD模式下，IDELAY加载端口LD加载由CNTVALUEIN设定的值，此时CNTVALUEIN[4:0]引脚上的数值将成为新的抽头值。在VAR_LOAD_PIPE模式下，IDELAY加载端口LD加载流水线寄存器中当前的数值，此时流水线寄存器内的数值将成为新的抽头值；
CINVCTRL引脚用于动态切换C引脚（时钟输入）的极性，适用于毛刺不构成问题的应用场景。切换极性时，两个时钟周期内不要使用IDELAY的控制引脚；
CNTVALUEIN引脚用于动态切换可加载的抽头值（即通过该引脚可直接设定IDELAY的延迟抽头数）；
CNTVALUEOUT引脚用于反馈已加载的抽头值（即实时输出IDELAY当前使用的延迟抽头数）；
LDPIPEEN为高电平时，会将CNTVALUEIN引脚上当前的数值加载至流水线寄存器。
③属性设置
IDELAY_TYPE：当IDELAY_TYPE属性设置为FIXED（固定模式）时，抽头延迟值固定为IDELAY_VALUE属性所设定的抽头数量，该值为预配置值，在器件完成配置后无法更改；当IDELAY_TYPE属性设置为VARIABLE（可变模式）时，将选择可变抽头延迟，通过设置CE=1且INC=1，可增加抽头延迟，通过设置CE=1且INC=0，可减少抽头延迟。增减操作与时钟 C同步；当IDELAY_TYPE属性设置为VAR_LOAD（可变加载模式）或VAR_LOAD_PIPE（可变加载流水线模式）时，可变抽头延迟可被修改并动态加载。
HIGH_PERFORMANCE_MODE：当该属性设置为TRUE时，可降低输出抖动。但需注意，输出抖动的降低会导致IDELAYE2原语的功耗略有增加。
SIGNAL_PATTERN：时钟信号与数据信号具有不同的电特性，因此在IDELAY延迟链中累积的抖动量也不同。通过设置SIGNAL_PATTERN属性，用户可使时序分析器在计算时序时，适当考虑抖动的影响。时钟信号本质上具有周期性，不存在长串连续的1或0；数据信号本质上具有随机性，可能存在长串或短串连续的1或0。
7）IDELAYCTRL
①若已例化IDELAYE2或ODELAYE2原语，则必须同时例化IDELAYCTRL模块。IDELAYCTRL模块会持续校准其所在区域内的各个延迟抽头（IDELAY/ODELAY），以降低PVT变化带来的影响。IDELAYCTRL模块通过用户提供的参考时钟（REFCLK）对IDELAY和ODELAY进行校准。IDELAYCTRL模块存在于每个时钟区域的每个I/O列中。一个IDELAYCTRL模块负责校准其所在时钟区域内的所有IDELAYE2和ODELAYE2模块。

②复位输入引脚RST为高电平有效的异步复位引脚。为确保IDELAY和ODELAY正常工作，需在器件配置完成且REFCLK信号稳定后，对IDELAYCTRL执行复位操作。复位脉冲宽度需满足TIDELAYCTRL_RPW（IDELAYCTRL复位脉冲宽度）的要求。
③参考时钟为IDELAYCTRL提供时间基准，用于校准同一区域内的所有IDELAY和ODELAY模块。该时钟必须由全局时钟缓冲器或水平时钟缓冲器（BUFG或BUFH） 驱动。REFCLK的频率需为IDELAYCTRL_REF（IDELAYCTRL参考频率）±规定的ppm容差（IDELAYCTRL_REF_PRECISION，IDELAYCTRL参考频率精度），以保证IDELAY和ODELAY达到规定的分辨率（TIDELAYRESOLUTION，IDELAY/ODELAY分辨率）。REFCLK可直接由用户提供的信号源或MMCM提供，且必须通过全局时钟缓冲器进行布线。
④就绪信号RDY用于指示特定区域内的IDELAY和ODELAY模块是否已完成校准。若参考时钟REFCLK持续保持高电平或低电平超过一个时钟周期，RDY信号将置低无效。若RDY信号置低，则必须对IDELAYCTRL模块执行复位操作。

c）OLOGIC
1）OLOGIC模块紧邻输入输出缓冲器IOB。OLOGIC是专用同步模块，通过IOB将数据送出FPGA。OLOGIC资源的类型包括OLOGICE2和OLOGICE3。OLOGICE2和OLOGICE3并非可实例化的原语（即无法直接实例化）。在布局布线完成后，它们会包含用户实例化的元件，例如输出触发器（OFD）、输出DDR。
2）OLOGIC由两个主要模块构成：一个用于配置输出数据路径，另一个用于配置三态控制路径。这两个模块共享公共时钟CLK，但拥有不同的使能信号，分别为OCE（输出使能）和TCE（三态使能）。两者均具备异步与同步置位/复位功能（由S/R信号控制），且该功能由独立的SRVAL属性配置。

（持续更新）