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小白常犯错误整理

Question1: input/output端口定义

对于设计模块而言：

input 的数据类型必须是wire，

output的数据可以是wire也可以是reg。

对于TESTBENCH仿真而言

激励文件中，input给被测模块（测试文件的输出）可以是wire/reg；

被测模块的输出（测试文件的输入）一定是wire。

当然，如果你觉得麻烦就用system verilog的数据类型logic

Question2: 按位与和缩位

按位与

reg[1:0] a=2'b11

reg[1:0] b= 2'b10;

reg[1:0] c;

reg d;

c= a&b;  按位与操作，最终结果c=2'b10;

缩位

d = | c; // c =2'b10,最终d的结果是1.

（补充说明一下）

比如说：按位同或（~^或^~）

2个多位操作数按位进行同或运算，各位的结果按顺序组成一个新的多位数。例如，a=2’b10，b=2’b11，则a^~b的结果为2’b10；（相同为1，不同为0）

缩减操作都是对于一个对象而言，这里说的对象，不是男女关系的那种意思，我是说对于一个操作数而言。或者说对一个多比特信号进行操作的，包括以下几种：

缩减与（&）：

对一个多位操作数进行缩减与操作，先将它的最高位与次高位进行与操作，其结果再与第二次高位进行与操作，直到最低位。例如，&(4’b1011)的结果为0;

Question3:parameter和localparam

parameter：

本module内有效的定义，可用于参数传递；

localparam：

只能在模块内部声明；

（不推荐使用defparam,仿真会失败！）

Question4:阻塞与非阻塞

阻塞：‘=’

等等我，你先计算，然后把结果给我，我等你。风险：竞争冒险。

适用于组合逻辑。

非阻塞：‘<=’

拍一张快照，拿到寄存器的当前值，开干。

适用于时序逻辑。

Question5:语法乱来

assign语句不能用在initial中。

Question6:边沿检测

首先我们要确认一件事情。

检测上升沿（~D[1]）&&(D[0])

这是一个上升沿没有问题，对吧。

 检查下降沿(D[1])&&(~D[0])

这是一个下降沿，对吧。

reg [1:0] D;
D<= {D[0],data};

对于这个寄存器而言，D[1]就是前一时刻，跑的快，D[0]就是后一时刻，所以在图上看就在后面。

Question7:assign和always的用法

assign 用于描述组合逻辑，表示信号之间的连续关系。

特点​：

• 只能用于 wire 类型信号
• 右侧表达式变化时立即更新左侧
• 不能包含时序控制（如延迟）
• 适合简单的组合逻辑

always 块可以描述组合逻辑或时序逻辑，取决于敏感列表。

(1) 组合逻辑 always 块

组合逻辑 always 块

​特点​：

• 敏感列表使用 @(*) 或列出所有输入信号
• 块内赋值使用阻塞赋值 =
• 必须对所有可能的输入组合给出输出（避免锁存器）

(2) 时序逻辑 always 块

特点​：
• 敏感列表包含时钟边沿（posedge/negedge）
• 块内赋值使用非阻塞赋值 <=
• 可以描述寄存器、状态机等时序逻辑

(持续更新)