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输入、综合、实现

输入:.v  .vhdl  .sv  IP DSP(system generator)

综合:可加入第三方网表文件.edn   约束文件.xdc  综合后可时序分析

实现:生成.dcp文件  opt_design/place_design/route_design  实现后可时序分析

用户可自封装IP。

design checkpoint:

工程文件夹管理:

project mode 支持gui tcl

project mode生成文件夹:

.runs存放综合、实现时所生成的文件

.srcs存放hdl代码、xdc约束

调用modelsim仿真时需编译赛灵思(Xilinx)仿真库,tcl命令compile_simlib,有编译选项。

几条命令,set xx指定路径,而后compile_simlib相关命令

http://www.dtcms.com/a/473531.html

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