vivado进行zynq开发问题总结

1. ps开发推荐使用block design开发，如果用纯rtl开发，使用rtl的方式例化zynq ps ip核，在导出硬件的时候会遇到很多问题。即ps ip核要在block design顶层中。如下图所示
2. 生成了bitstream，到处了xsa文件后，没有报错，但是在vitis导入xsa文件后，找不到对应的processor ip核（第一条如果纯rtl，ps用rtl例化在代码中也会有这个问题），可能是上面第一条问题，也可以通过重新generate output products, create HDL wrapper，重新综合再试一次。
   
   
   如果检查生成的xsa文件是否正常：
   xsa文件就是一个压缩包，将其重命名，xsa改为zip后缀后解压，找到.hwh后缀的文件，打开会有ps配置的相关信息，文件不会太小。
3. 差分时钟输入的结构：pl_clk_p 差分时钟 -> ibufds -> bufg， 我原来以为差分时钟经过ibus是buffer时钟，选择了global buffer这个选项，出现了Sub-optimal placement for a global clock-capable IO pin-BUFGCE-MMCM. If this sub optimal condition is acceptable for this design, you may use CLOCK_DEDICATED_ROUTE constraint in the .xdc file to demote this message to WARN…。解决方法，改为single ended clock capable选项
4. VIVADO自定义IP核的创建与后续的修改
   自定义ip核修改如这个链接所示
5. 自己封装的ip核，综合一直出现cirical warning。原因：封ip的时候，把xdc也封进去了，导致最后top层的xdc和ip的xdc雷同，导致冲突。右击ip，edit in ip packager, 进入ip核的工程，删除ip核工程的xdc文件即可。