FPGA基础 -- Verilog 竞争/竞态（Race Condition）
一、什么是 “竞争/竞态（Race Condition）” ？
| 概念 | 说明 | 典型后果 |
|---|---|---|
| 信号竞争（Glitch Race） | 由两条或多条逻辑路径传播延迟不同导致。同一时刻从不同路径到达的电平先后顺序不可预知，产生毛刺或错误翻转。 | 硬件级：产生额外脉冲，触发错误状态或计数。 |
| 事件竞争/仿真竞态（Scheduling Race） | 仿真器在同一个时刻 delta cycle 内对同一变量存在多个驱动且调度顺序不确定（典型如 = 阻塞赋值）。 | 仿真级：同一段 RTL 在不同仿真器/不同运行中表现不一致；与综合后硬件行为不符。 |
Verilog 事件调度使用 delta cycle 机制，在同一仿真时间内可能存在多轮事件队列处理，从而导致非确定性竞争。(docs.amd.com, stackoverflow.com)
二、Verilog 调度队列回顾
┌────────────┐
│ Active │ // 阻塞赋值 (=) 立即更新
├────────────┤
│ Inactive │ // #0 延迟、$monitor 等
├────────────┤
│ Non-Blocking│ // <= 统一在本时刻最后更新
├────────────┤
│ NBA Pst │ // <= 更新结束后的触发
└────────────┘
- 阻塞赋值
=—— 进入 Active 区，立刻写 LHS，后续同周期读取到新值，极易形成竞态。 - 非阻塞赋值
<=—— 先计算 RHS，写入 NBA 队列，整个时刻结束才真正更新，可避免同周期读写混淆。(abdelazeem201.github.io, stitt-hub.com)
三、常见竞态场景
-
两个
always @(posedge clk)块同时用阻塞赋值写同一寄存器always @(posedge clk) a = b; // Block-1 always @(posedge clk) a = c; // Block-2两块都处于 Active，更新顺序取决于源码解析或仿真器实现——非确定。
-
测试平台与 DUT 在同一时刻驱动同一信号
- DUT 用
<=更新，Testbench 在 Active 区用阻塞方式驱动，观察值取决于队列先后。
- DUT 用
-
组合逻辑内多路径延迟不一致（glitch）
- 代码虽无明显竞态，综合后门级延迟差异仍可在上升/下降沿处形成毛刺。
四、如何识别竞态
| 方法 | 关键点 |
|---|---|
| 仿真波形 | 随机跳变或多次运行波形不同即为信号竞态/事件竞态征兆。 |
| Lint/CDC 工具 | SpyGlass、Quartus Lint、Vivado Design Rule Check 可以扫描多驱动信号与时序风险。 |
| 仿真器告警 | ModelSim -novopt, VCS +warn=noodles 等可输出 Multiple drivers on net / Non-deterministic write 提示。 |
五、消除竞态的黄金法则
| 场景 | 推荐写法 | 解释 |
|---|---|---|
| 时序逻辑 | always_ff @(posedge clk) 内全部使用 <= | 非阻塞统一在时钟边沿末尾更新，避免 read-write 冲突。(electronics.stackexchange.com, linkedin.com) |
| 组合逻辑 | always_comb/always @* 中采用阻塞 = | 确保“所见即所得”逻辑展开，避免隐含锁存。 |
| 多模块交互 | 明确总线方向 / 使用 tri-state 或 AXI-like 握手；严禁“暗中”多驱动。 | |
| Testbench 驱动 | 在 负边沿 或 #1ns 后驱动，采样在 正边沿，与 DUT 错开事件队列。 | |
| 跨时钟域 | 竞争→亚稳；采用双触发器同步、异步 FIFO、握手信号。 |
六、代码示例：从竞态到收敛
有竞态的写法
// 两个 always 同时驱动 cnt
always @(posedge clk)cnt = cnt + 1; // 阻塞always @(posedge clk)if (rst) cnt = 0; // 阻塞
改进后
// 统一非阻塞，或拆分 into one block
always @(posedge clk) beginif (rst)cnt <= 0;elsecnt <= cnt + 1;
end
单时钟域中将所有寄存器写操作汇总到同一个
always_ff块是最简洁且零竞态的方案。
七、仿真 vs. 综合差异
- 仿真器基于事件队列，综合后硬件资源映射常会“自然”解决事件竞态（多驱动会综合失败）。
- 然而 信号竞态（glitch） 在硬件中真实存在，必须依赖同步或 one-hot 编码、级联触发器消毛刺。
八、竞态检测与防护工作流
- Lint & CDC 初步扫描 → 修正多驱动与异步路由。
- 功能仿真 开启
+race_report/-novopt查看隐患。 - 门级仿真 + SDF 回注 观察真实延迟下的毛刺。
- STA 加强 min ‐ max 时序收敛，检查负保持/走线偏斜。
- 现场调试 借助 ILA/SignalTap 采集，高速通道使用示波器或协议分析仪复核。
总结
竞态 ≠ 必然 Bug，但它带来的非确定性会令设计在不同环境下表现不一致，极难调试。
- 统一编码风格（时序
<=，组合=），单驱动，明确时钟域，- 工具链闭环（Lint→仿真→STA→硬件调测），
就能把 90 % 以上的 Verilog 竞态消灭在设计阶段。