DMA：在不同内存空间建立目的地址的情况分析及后果

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前言

DMA，本章主要是想聊下关于DMA在不同内存空间建立目的地址的情况。如 DMA 访问缓存地址空间（Cached Address Space）和非缓存地址空

间（Non-Cached Address Space）的情况。这涉及到 CPU Cache 和 DMA 控制器是如何协同工作（或者不协同工作）的问题，核心就在于数据一致性。

一、DMA RAM Access Cached Address Space （DMA 访问缓存地址空间）

1.1、含义

DMA 控制器将要传输的数据的目标地址或源地址指向了 CPU Cache 管理的内存区域（通常是主 RAM 的一部分，这些部分被配置为可以被缓存）。

1.2、潜在问题：数据不一致性

• **CPU 写入，DMA 读取：**CPU 将数据写入内存，数据进入 Cache （可能稍后写回主内存）。DMA 控制器直接从主内存读取数据。如果 CPU 的写操作还没有将数据写回主内存（例如，使用了 Write-Back 缓存策略），DMA 读取到的可能是旧数据或无数据。
• **DMA 写入，CPU 读取：**DMA 控制器将数据写入主内存。CPU 要读取该数据时，CPU 可能会先检查 Cache 中的旧数据。如果该地址的数据之前被 CPU 访问过并缓存在 Cache 中，那么 CPU 读取到的就是 Cache 中的旧数据，而不是 DMA 刚刚写入的新数据。

1.3、如何解决/管理

• **Cache Coherency Hardware缓存一致性硬件：**许多现代处理器（尤其是多核处理器和包含 DMA 的系统）内置了缓存一致性机制（如：MESI 协议及其变种）。这些机制确保当 DMA 控制器访问一个缓存行的地址时，相关的缓存行会被自动使其失效或置为共享状态，这样 CPU 之后的读取会从主内存获取最新数据，而 DMA 写入的数据也能被 CPU 看到。但是这变相的多出了 CPU 访问主存的时间。
• **软件干预：**在没有硬件缓存一致性支持的系统中，或者需要精细控制时，软件必须介入：
  1、使缓存行失效
  在 DMA 读取前，显示地告知缓存控制器使包含目标地址的缓存行失效，强制 CPU 从主内存读取。
  2、写回并使失效
  在 DMA 写入前，如果 CPU 可能已经修改了该区域的数据并缓存了，需要先将缓存中的脏数据写回主存，然后使缓存行失效，确保 DMA 写入的是干净的主内存区域。
  3、内存屏障
  确保指令的执行顺序，防止 CPU 或编译器优化导致操作乱序。

二、DMA RAM Access Non-Cached Address Space （DMA 访问非缓存地址空间）

2.1、含义

DMA 控制器将要传输的数据的目标地址或源地址指向了被配置为不可缓存的内存区域。这些区域通常被映射到特定的硬件寄存器、设备内存（如GPU显存、网卡缓存区）或者被明确配置为非缓存的 RAM。

2.2、特点

• CPU 对这些地址的访问会直接绕过 Cache，每次访问都访问主存。
• DMA 控制器对这些地址的访问也直接访问主存。
• 没有缓存一致性问题，因为根本不涉及 Cache，所以 CPU 和 DMA 之间不会因为 Cache 副本和内存副本不同而产生数据不一致的问题。CPU 写入的数据，DMA 一定能读到；DMA 写入的数据，CPU 一定能读到（只要地址正确）。

2.3、使用场景

• **设备寄存器：**CPU需要直接、实时地读写硬件状态和控制位。
• **中断向量表：**需要快速响应。
• 某些需要精确控制访问延迟或避免 Cache 污染的内存区域。
• 与外部设备交换数据的标准区域（如PCI BAR映射的内存）。

三、总结

特性	DMA 访问缓存地址空间 Cached	DMA 访问非缓存地址空间 Non-Cached
CPU 访问路径	通过 Cache	绕过 Cache,直接访问主存
DMA 访问路径	直接访问主存	直接访问主存
核心问题	可能出现 CPU 和 DMA 之间的数据不一致性	无缓存一致性问题
数据一致性	需要硬件缓存一致性支持，或软件显式管理 失效/写回	天然一致，无需特殊处理
性能	CPU 访问速度快，Cache 命中时，但管理可能更加复杂	CPU 访问速度相对较慢，每次都要访问主存，管理简单
典型用途	通用内存数据传输	设备寄存器、硬件内存映射、需要精确控制区域

总之，选用哪种方式取决于具体的应用需求：是需要利用 Cache 提高通用内存访问速度，还是需要避免缓存带来的复杂性和潜在一致性问题，确保直接、可靠的主存访问。