单端IO和差分IO标准

单端IO

HSTL（High-Speed Transceiver Logic，高速传输逻辑）

HSTL介绍

在IC设计（集成电路设计）中，HSTL（High-Speed Transceiver Logic）是一种用于高速接口的I/O标准，主要用于解决高频信号传输中的信号完整性和功耗问题。常应用在1000phy、高速存储器接口（如DDR SDRAM的控制信号）和FPGA/ASIC间的高速通信。结构和SSTL类似。


HSTL和SSTL 输入和输出端端接必须存在，不可以分时处理。

以图为例，假设源端电阻为25Ω，则信号线上的直流电压VDC=0.25V。当输出为VDDQ时，到负载端的电压VAC=0.5+VDC=0.75V。当输出为GND时，到负载的电压VAC=0.25V。

HSTL标准分类

• HSTL_I：单端输入（Input-only）标准，无输出驱动能力。通常需要外部终端电阻（如50Ω到VTT）。专用于输入信号（如时钟输入），电压1.5V。
• HSTL_I_12：1.2V版本的HSTL_I，其他特性与HSTL_I相同。
• HSTL_I_18：1.8V版本的HSTL_I，其他特性与HSTL_I相同。
• HSTL_II：支持输入/输出（I/O），Class II驱动强度（中等驱动能力），需要外部终端电阻（VTT = VREF）。用于通用高速I/O接口，如DDR存储器。电压1.5V。
• HSTL_II_18：1.8V版本的HSTL_II，驱动能力与HSTL_II相同。
• HSTL_III：Class III驱动强度（更强驱动能力），适用于长走线或多负载。可能需要更低的终端电阻（如25Ω）。用于高扇出或长距离信号传输。电压1.5V。
• HSTL_DCI：集成终端电阻（Digitally Controlled Impedance），无需外部电阻。优势是简化PCB设计，提高信号完整性。支持1.5V或1.8V（如HSTL_DCI_18）。用于FPGA的片上终端解决方案。
• HSTL_15：明确标注为1.5V的HSTL标准（如HSTL_II或HSTL_III）。用于区分于1.8V版本，避免混淆。
• HSTL_18：明确标注为1.8V版本的HSTL（如HSTL_I_18、HSTL_II_18）。

DDR3/4的地址/控制信号常用HSTL_15。

CLASS-1只有输入有戴维南模式，输出没有，且只支持单项传输。CLASS-2输出和输出都支持戴维南模式，且支持双向传输。

HSTL基本电路结构

输入输出结构基本上和SSTL相同，HSTL共有四种电平：

• 供电电压VDD：可能为1.5V、1.8V、2.5V、3.3V。
• 输出Buffer电压VDDQ：典型值为1.5V，直接决定了差模电压为1.5V。
• 接收器的参考电压VREF：通常为VDDQ的1/2，根据接收端Buffer、短接方式不同，VREF电压也有可能不同。VREF电压对噪声要求非常严格，一般要求控制在1%~2%以内。
• 端接电压VTT：这个电压是非必须的，有些芯片内部可能会集成片上端接，对于地址控制线在拓扑结构简单的情况下完全可以采用源端匹配或者直连的方式实现。

HSTL电平分析

HSTL的输入逻辑电平定义了两个值：AC值和DC值。

• AC值：AC值表明了接收器必须满足的时序规范电平，即只有信号的边沿超过了AC电平值才会被认为是有效电平。
• DC值：DC电平的意义就在于清晰的定义最终的逻辑状态，也就是说信号在维持稳定电平时只有高电平不跌落到VIH(DC)的最小值以下、低电平不超过到VIL(DC)的最大值以上就能够保证接收器能够正确的接收数据。

HSTL电平单端输入逻辑：

HSTL电平也支持差分输入，相比单端信号需要额外关注的参数为差分幅值VDIF(AC)\ VDIF(DC)、共模噪声VCM(DC)、以及交叉点的范围VX如下表所示，HSTL电平差分输入逻辑：

LVPECL到HSTL的连接

150Ω电阻用作LVPECL输出的直流偏置（VCC-1.3V），也提供了一个源电流的直流通路。在HSTL接收端，R1和R2被用作戴维南端接，阻抗为50Ω（R1//R2），同时也设定了共模电压（VCM=0.75V）。

LVDS到HSTL的连接

CML和HSTL的互连推荐采用交流耦合。

CML到HSTL的连接

CML和HSTL的互连推荐采用交流耦合。

HSUL（High Speed Unterminated Logic，高速非端接逻辑）

HSUL介绍

HSUL（High-Speed Unterminated Logic）是一种专为高速、低功耗场景设计的I/O标准，常见于DDR4/LPDDR4存储接口及移动设备。包含0.8V~1.2V多个版本。也在LPDDR2/3中使用。只是在源端串联匹配，没有在接收端并联匹配，功耗可以做到特别低。

HSUL跟SSTL逻辑一样，也定义了ac和dc电平。

HSUL标准分类

• HSUL_12：电压1.2V，终端匹配片上集成 (ODT)，用于DDR4内存接口，特点是平衡速度与功耗，通用性高。
• HSUL_08：电压0.8V，终端匹配片上集成 (ODT)，用于LPDDR4/LPDDR5（移动端），特点是超低功耗，适合电池供电。

SSTL（Stub Series Terminated Logic，短截线串联端接逻辑）

SSTL介绍

SSTL是一种针对高速存储器接口（如DDR SDRAM）设计的差分或单端I/O标准，通过终端电阻匹配优化信号完整性。目标是解决高频信号传输中的反射和噪声问题，确保时序稳定性。典型应用为DDR2、DDR3、LPDDR3等内存接口，以及FPGA/ASIC与存储器的互联。电压等级为1.2V ~ 1.8V。

我们所熟知的DDR采用的就是这个标准。一般CPU和DDR颗粒都是默认标准的SSTL电平，不需要我们再去做电平匹配的检查，但该电平标准与DRAM接口有绑定关系，所以该逻辑电平与DRAM的标准协议相关。

SSTL标准分类

命名上尾缀_R表示支持片上终端电阻（ODT），如SSTL135_R/SSTL15_R，无需外部电阻。_I/II用于区分驱动类型，Class I（如SSTL18_I）支持单端驱动，仅源端串联电阻，Class II（如SSTL18_II）支持差分信号，驱动能力更强，需负载端并联电阻。CLASS-1只有输入有戴维南模式，输出没有，且只支持单向传输。CLASS-2输出和输出都支持戴维南模式，且支持双向传输。

• SSTL12：电压1.2V，终端匹配为源端串联电阻，驱动能力低功耗，用于LPDDR4/LPDDR5（部分），超低电压，移动设备专用。
• SSTL135：电压1.35V，终端匹配为外部终端（50Ω分压），驱动能力中等，用于DDR3L（低电压DDR3），兼容DDR3但电压更低。
• SSTL135_R：电压1.35V，终端匹配为片上终端（ODT），驱动能力中等，用于DDR3L/LPDDR3，带片上终端，减少外部元件。
• SSTL15：电压1.5V，终端匹配为外部终端（50Ω分压），驱动能力强，用于DDR2/DDR3，传统DDR接口主流标准。
• SSTL15_R：电压1.5V，终端匹配为片上终端（ODT），驱动能力强，用于DDR3（高速版本），高频优化，支持动态ODT。
• SSTL18_I：电压1.8V，终端匹配为源端串联电阻，驱动能力中等，用于DDR2，Class I：单端驱动。
• SSTL18_II：电压1.8V，终端匹配为双端并联电阻，驱动能力强，用于DDR2（高性能场景），Class II：差分驱动能力更强。
• SSTL25：用于DDR SDRAM存储器。

DDR5 SDRAM存储器接口支持PODL电平（1.1V）

基本电路结构

发送同LVCOMS构造相似，接收端采用VREF，具有更小的摆幅和速度。

单端单向模式

差分单向模式

下图为SSTL逻辑的单端输出、差分输入电路结构

1、输出结构与LVTTL驱动并无差别，通过上下晶体管的轮流导通输出高、低电平；

2、SSTL输入是差分结构，因此输入提供了比较好的电压增益以及稳定的阈值电压，具有更小的输入电压摆幅，和更高的可靠性；如上右图所示，In与Vref形成差分输入，Vref一般取值为VDDQ/2（举例：VDDQ = 1.8V，那Vref = 0.9V）。

3、如下图所示为SSTL输出到输入拓扑，需要在终端外部上拉至VTT，一般取VDDQ/2；保证输出阻抗Rs = 线路阻抗Z0；上拉电阻RT用于线路阻抗匹配：RT = Z0;

因为VTT终端会吸收电流，接收器输入电压（VIN）高于VREF；当输出缓冲器处于低状态时（上管关断且下管导通），电流通过VTT端源电流RT和RS从VTT流向地，从而VIN小于VREF。

如下图所示为SSTL电平输出为高的情况（以SSTL_18为例），Q1导通电阻RON典型值为20Ω与Rs组合成为源端匹配，两个Rp分压得到VTT与RT配合成为终端匹配阻抗；

• （1）输出为高时，电流方向为：VDDQ-VTT；所以此时VIN输入端的电压要高于VTT；
• （2）输出为低时，电流方向为：VTT-GND；此时VIN输入端的电压要低于VTT。

数据输出高电平或低电平状态：

• 如果输出高电平和低电平的数量完全相等，那么来自高电平向的VTT电流等于来自低电平的源电流；因此，净VTT电流为零，即VTT电压保持Rp分压
• 如果输出高低电平的数量不等，那么VTT将不再是1/2 VDDQ；具体VTT电平取决于Rp的值和平均电流。

VTT电压电流有流入和流出两个方向，所以由LDO提供VTT的话有特殊要求，必须要求：既能输出电流，又能吸收电流。

一般情况下，DDR总线都不会只是1驱1的情况，而是1个控制器驱动很多片DDR颗粒；如下图所示线路匹配方式。

差分信号输入匹配总共有两种方式，如下图所示。

• （1）如下左图所示，单端匹配：25Ω上拉到VTT；
• （2）如下右图所示，差分匹配：100Ω并联在差分信号之间。
  

VREF和VTT的电压取值范围如下图所示（以SSTL_18为例），VREF是以(1/2) *VDDQ为基准，而VTT以VREF为基准。

我们在实际设计中看到的是，如果VREF和VTT都用分立电阻来搭，那么VREF用1K±1%分压至(1/2) *VDDQ，而VTT则用Rp分压至(1/2) *VDDQ；它们俩追踪的都是(1/2) *VDDQ。

在DDR SDRAM的实际设计中，我们并没有连接Rs和RT电阻，是怎么回事呢？因为实际DDR设计中，为了简化DDR SDRAM的硬件设计，已经将能集成进芯片的都集成进去了；如下图所示：ODT（数据总线终端匹配电阻设置）和ODI（输出驱动阻抗设置）。

SSTL电平分析

如下图所示为DDR4单端（Single-ended）信号的电平标准；

高/低电平有两个电平标准： AC和DC；当信号穿越AC值时确立了信号进入了高/低电平，而当信号反向穿越DC值时才能用该电平状态离开；

举例，如下图VIH(AC) = VREF+90mv，而VIH(DC) = VREF+65mv；所以当信号从低跳变到高电平时，必须穿越VIH(AC)才能确立高电平状态，而当信号在高电平波动时，只要不跌穿VIH(DC)，那么认为其高电平是稳定的；这点同普通的CMOS或TTL电平有很大的不同。


如图所示，其参考电平是VREF。VREFCA：表示对地址、控制、命令信号参考标准；VREFDQ：表示对数据线参考标准；对VREF的要求如下图所示。

如下图所示为DDR4差分（Differential-ended）信号的电平标准：CK_t/CK_c时钟信号（DQ/DQS类似）。如下左图为差分信号的判断标准，同样有AC和DC的电平要求；对差分信号的电平要求之外，还有两个单端时钟交叉点的位置要求。

LVCMOS

LVCMOS12（1.2V）
LVCMOS15（1.5V）
LVCMOS18（1.8V）
LVCMOS25（2.5V）
LVCMOS33（3.3V）