FC7300 Clock介绍

  FC7300的时钟架构包括一个高级时钟图和内部时钟需求。它有5个CMU，使用SIRC监控FIRC/SOSC/FOSC，并使用FIRC监控SIRC。此外，CMU4还使用FOSC监Slow Clock。

一、System Clock Generator (SCG)

功能描述：

1. SCG提供系统时钟控制和系统时钟生成功能。
2. 提供了PLL0、PLL1、FOSC和总线时钟的时钟丢失检测，以及PLL0和PLL1的锁丢失检测。
3. 下图显示了top-level 设备的顶级时钟图。有关FC7300系列的详细时钟图，请参考所附的FC7300 Clocking Diagram.pdf.
4. 系统时钟根源包括FIRC96M/PLL0/FOSC16-48M或外部输入时钟。SIRC12M/ SOSC32k/ SIRC32k和PLL1可用作外设（如定时器和通信）时钟。
5. FIRC/FOSC/PLL0/PLL1/SIRC有3个功能良好的时钟分频器输出，可用作其他外设的时钟源。功能时钟可以通过相应的DIV寄存器进行配置。这三个分频器的输出分别被命名为DIVH、DIVM和DIVL。DIVH后的时钟输出应不高于150 MHz，DIVM不高于150MHz，DIVL不高于75 MHz。PLL0/PLL1的最大频率为320 MHz。