时钟产生的公共模块示例

由于芯片验证过程中总是需要产生不同频率的时钟，使用forever或者always模块来写也可以，不过每个clock都要写一遍代码，太繁琐，所以就想做一个可以生成任何频率的公共模块

`timescale 1ns/1ps
module clk_gen(input [31:0] ref_freq, jit, output reg clk_out);timeunit 1ps;timeprecision 1fs;real cycle_real;real ref_freq_real;loongint cycle,cycle_real_p,cycle_real_n;bit randbit;initial beginclk=0;#1ns;ref_freq_real = $itor(ref_freq); //integer转换为real类型cycle_real = (0.5*(10**9))/ref_freq_real; //half of cyclerandbit=$urandom_range(0,1);cycle_real_p = cycle_real+jit;cycle_real_n = cycle_real-jit;forever clk=#($urandom_range(cycle_real_p-cycle_real_n)) ~clk;end
endmodule