【FPGA】时序逻辑计数器设计级验证
一、硬件原理
本次一共有三个端口，时钟，复位键和输出
- 时钟用开发板上的晶振提供，
- 复位信号高电平正常运行，低电平进入复位状态，正常情况下保存高电平，让led等正常运行，用按键来实现
输出用led显示
二、管脚约束
跳过图形界面，自己编写stc文件
alt+a
创建完成即可看到新建的XDC文件
查找以前编写的文件
可以查看
该代码的重要点是设置管脚的位置，以及电平标准
选中其中两句话
修改名称
修改引脚
根据原理图找到其对应的引脚为Y18并修改
同理另外两个引脚进行同样的修改
这样就编写好了约束文件
设置为工程目标文件
生成bit文件
可以看到实验现象
