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利用 Makefile 高效启动 VIVADO 软件：深入解析与实践

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系列文章目录

1、VMware Workstation Pro安装指南：详细步骤与配置选项说明
2、VMware 下 Ubuntu 操作系统下载与安装指南
3.基于 Ubuntu 的 Linux 系统中 Vivado 2020.1 下载安装教程

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引言

在上一篇博文中3.基于 Ubuntu 的 Linux 系统中 Vivado 2020.1 下载安装教程，我们安装了vivado2020.1。

在 FPGA 开发领域，Xilinx 的 VIVADO 软件是一款功能强大且应用广泛的集成开发环境（IDE）。然而，频繁通过图形界面手动操作 VIVADO 启动项目、执行综合、实现等流程，效率较低且易出错。Makefile 作为一种构建自动化工具，能够显著简化这一过程，通过编写一系列规则和命令，让开发者只需一条指令，就能自动完成复杂的 VIVADO 操作，大幅提升开发效率。

本文将深入探讨如何运用 Makefile 启动 VIVADO 软件，并结合实际案例详细阐述其原理与实践步骤。

依赖库的加载

安装 Vivado 后，通过在终端中运行以下命令来安装其他库。

sudo apt-get install libxft2 libxft2:i386

克隆 FPGA GitHub 存储库

前往 Red Pitaya FPGA Github 站点并下载该项目的 ZIP 文件夹。

或者，如果您使用的是 Linux 或 WSL，您可以先安装 git，然后移动到所需位置并克隆 Red Pitaya Git 存储库：

sudo apt-get install git
git clone https://github.com/RedPitaya/RedPitaya-FPGA.git

但是该方法有坑，下载的有时候不对，无法运行makefile。

转到下载的 Red Pitaya FPGA Repository ZIP 位置，并将其解压到计算机上的文件夹/目录中。

在该目录下打开终端，并运行以下指令：

cd Downloads/
cd RedPitaya-FPGA/
make project PRJ=v0.94 MODEL=Z10

开启vivado的gui界面：

vivado的tcl控制台输出内容为：

Makefile 基础原理

Makefile 本质上是一个文本文件，其中定义了一系列规则（rule）。每个规则包含一个目标（target）、该目标所依赖的文件（prerequisites）以及为了生成该目标需要执行的命令（commands）。例如：

target: prerequisite1 prerequisite2command1command2

在 VIVADO 开发情境中，目标可以是启动 VIVADO 软件、生成比特流文件（.bit）、综合设计等；依赖文件则是项目源文件、TCL 脚本等；命令就是调用 VIVADO 相关命令行工具执行特定操作的指令。

配置环境

在使用 Makefile 启动 VIVADO 之前，需确保系统环境正确配置。

操作系统与 VIVADO 版本

不同操作系统（如 Windows、Linux）对 VIVADO 的支持略有差异。以 Linux 系统为例，确保已安装合适版本的 VIVADO，并且其安装路径已添加到系统环境变量PATH中。可通过编辑.bashrc或.bash_profile文件，添加类似如下语句（假设 VIVADO 安装在/opt/Xilinx/Vivado/2020.1目录下）：

source <path to Xilinx installation directory>/Xilinx/Vivado/2020.1/settings64.sh
source <path to Xilinx installation directory>/Xilinx/SDK/2020.1/settings64.sh

修改完成后，执行source ~/.bashrc（或source ~/.bash_profile）使设置生效。在 Windows 系统中，同样需将 VIVADO 安装目录下的bin文件夹路径添加到系统环境变量中。

安装相关依赖工具

除 VIVADO 本身外，Makefile 运行可能还需要一些其他工具支持，如make工具本身以及 TCL 解释器（因为 VIVADO 支持 TCL 脚本编程）。在 Linux 系统中，可通过包管理器安装这些工具。例如，在基于 Debian 或 Ubuntu 的系统中，执行以下命令安装make和 TCL 相关包：

sudo apt-get updatesudo apt-get install make tcl

在 CentOS 或 Red Hat 系统中，使用以下命令：

sudo yum install make tcl

编写 Makefile 启动 VIVADO

简单启动 VIVADO GUI

创建一个名为Makefile的文件（注意文件名必须为Makefile，首字母大写），在其中添加如下规则，用于启动 VIVADO 图形界面：

vivado_gui:vivado

在命令行中进入包含该Makefile的目录，执行make vivado_gui命令，即可启动 VIVADO 图形界面。这里vivado是系统环境变量中配置好的 VIVADO 启动命令，vivado_gui是自定义的目标名称，可根据喜好修改。

结合 TCL 脚本启动并执行特定操作

通常在开发中，不仅需要启动 VIVADO，还希望执行一些初始化操作，如打开特定项目、运行 TCL 脚本进行综合等。假设已有一个用于初始化项目的 TCL 脚本init_project.tcl，可编写如下 Makefile 规则：

init_project:vivado -mode tcl -source init\_project.tcl

上述规则中，-mode tcl参数指示 VIVADO 以 TCL 脚本模式运行，-source init_project.tcl指定要执行的 TCL 脚本文件。通过执行make init_project，VIVADO 将启动并执行init_project.tcl脚本中的命令，可能包括创建项目、添加源文件、设置项目属性等操作。

构建复杂的 VIVADO 操作流程

实际项目开发中，可能需要一系列连贯的 VIVADO 操作，如综合、实现、生成比特流等。通过合理编写 Makefile，可以将这些操作整合起来，形成自动化构建流程。

实际案例：Red Pitaya FPGA/SoC Makefile 分析

以下是 Red Pitaya 项目中用于 FPGA/SoC 开发的 Makefile 实例，该文件实现了从项目构建到生成多种输出文件（如 FPGA 比特流、FSBL 二进制文件等）的完整流程，充分体现了 Makefile 在 VIVADO 自动化操作中的应用：

#
# Authors: Matej Oblak, Iztok Jeras
# (C) Red Pitaya 2013-2015
#
# Red Pitaya FPGA/SoC Makefile
#
# Produces:
#   3. FPGA bit file.
#   1. FSBL (First stage bootloader) ELF binary.
#   2. Memtest (stand alone memory test) ELF binary.
#   4. Linux device tree source (dts).PRJ   ?= logic
MODEL ?= Z10
HWID  ?= ""
DEFINES ?= ""
DTS_VER ?= 2017.2# build artefacts
FPGA_BIT    = prj/$(PRJ)/out/red_pitaya.bit
FPGA_BIN    = prj/$(PRJ)/out/red_pitaya.bit.bin
FSBL_ELF    = prj/$(PRJ)/sdk/fsbl/executable.elf
MEMTEST_ELF = prj/$(PRJ)/sdk/dram_test/executable.elf
DEVICE_TREE = prj/$(PRJ)/sdk/dts/system.dts# Vivado from Xilinx provides IP handling, FPGA compilation
# hsi (hardware software interface) provides software integration
# both tools are run in batch mode with an option to avoid log/journal files
VIVADO = vivado -nojournal -mode batch
HSI    = hsi    -nolog -nojournal -mode batch
BOOTGEN= bootgen -image prj/$(PRJ)/out/red_pitaya.bif -arch zynq -process_bitstream bin
#HSI    = hsi    -nolog -mode batch.PHONY: all clean project simall: $(FPGA_BIT) $(FSBL_ELF) $(DEVICE_TREE) $(FPGA_BIN)# TODO: clean should go into each project
clean:rm -rf out .Xil .srcs sdk project simrm -rf prj/$(PRJ)/out prj/$(PRJ)/.Xil prj/$(PRJ)/.srcs prj/$(PRJ)/sdk prj/$(PRJ)/projectsim: vivado -source red_pitaya_vivado_sim.tcl -tclargs $(PRJ) $(MODEL) $(DEFINES)project:
ifneq ($(HWID),"")vivado -source red_pitaya_vivado_project_$(MODEL).tcl -tclargs $(PRJ) $(DEFINES) HWID=$(HWID)
elsevivado -source red_pitaya_vivado_project_$(MODEL).tcl -tclargs $(PRJ) $(DEFINES)
endif$(FPGA_BIT):
ifneq ($(HWID),"")$(VIVADO) -source red_pitaya_vivado_$(MODEL).tcl -tclargs $(PRJ) $(DEFINES) HWID=$(HWID)
else$(VIVADO) -source red_pitaya_vivado_$(MODEL).tcl -tclargs $(PRJ) $(DEFINES)
endif./synCheck.sh$(FSBL_ELF): $(FPGA_BIT)xsct red_pitaya_hsi_fsbl.tcl $(PRJ)$(DEVICE_TREE): $(FPGA_BIT)xsct red_pitaya_hsi_dts.tcl  $(PRJ) DTS_VER=$(DTS_VER)$(FPGA_BIN): $(FPGA_BIT)@echo all:{$(FPGA_BIT)} > prj/$(PRJ)/out/red_pitaya.bif$(BOOTGEN)

该 Makefile 具有以下特点，可作为复杂项目中使用 Makefile 启动和控制 VIVADO 操作的典型参考：

1. 变量定义与参数传递：通过PRJ、MODEL、HWID等变量定义项目名称、硬件模型、硬件 ID 等关键参数，支持在命令行中灵活修改，如make project PRJ=my_project MODEL=Z7。同时，使用?=赋值方式为变量设置默认值，增强了脚本的灵活性。

2. 目标与依赖关系设计：

• 核心目标all依赖于$(FPGA_BIT)（FPGA 比特流）、$(FSBL_ELF)（第一阶段启动加载程序）、$(DEVICE_TREE)（设备树源文件）和$(FPGA_BIN)（二进制比特流），确保这些文件按顺序生成。

• $(FPGA_BIT)作为基础目标，其生成依赖于 VIVADO 执行特定的 TCL 脚本（red_pitaya_vivado_$(MODEL).tcl），并根据HWID参数是否存在执行不同命令，体现了条件判断在 Makefile 中的应用。

• 其他目标如$(FSBL_ELF)和$(DEVICE_TREE)均依赖于$(FPGA_BIT)，确保在 FPGA 比特流生成后才进行后续的软件集成操作，符合开发流程的逻辑顺序。

1. VIVADO 工具调用优化：定义VIVADO = vivado -nojournal -mode batch，指定以批处理模式运行 VIVADO 并禁用日志和 journal 文件，减少冗余输出，提高运行效率。在project和$(FPGA_BIT)目标中，通过-source参数调用不同的 TCL 脚本，并传递$(PRJ)、$(DEFINES)等参数，实现了项目创建、综合、实现等操作的自动化。

2. 辅助目标设计：

• sim目标用于启动 VIVADO 仿真，通过执行red_pitaya_vivado_sim.tcl脚本实现仿真环境的自动化配置。

• clean目标用于清理项目生成的中间文件和结果文件，保持项目目录整洁，避免旧文件对新构建过程的干扰。

执行make all命令，该 Makefile 会按照依赖关系依次执行项目构建、FPGA 比特流生成、FSBL 编译、设备树生成等操作，极大简化了手动操作流程，充分展示了 Makefile 在复杂 FPGA 项目开发中的强大作用。

高级技巧与注意事项

变量与参数传递

在 Makefile 中使用变量可以提高代码的可维护性和复用性。如上述 Red Pitaya 案例中定义的PROJECT_NAME和TCL_DIR变量。还可以通过命令行传递参数给 Makefile。例如，定义一个变量THREADS用于指定 VIVADO 执行时使用的线程数，可在 Makefile 中这样使用：

\# 定义默认线程数THREADS ?= 4synthesize:vivado -mode batch -source \$(TCL\_DIR)/synthesize.tcl -tclargs \$(PROJECT\_NAME) -tclargs \$(THREADS)

在命令行执行时，可通过make synthesize THREADS=8来指定使用 8 个线程进行综合操作，若不指定，则使用默认值 4。

错误处理

在 Makefile 执行过程中，若某个 VIVADO 命令执行失败，默认情况下 Makefile 会继续执行后续命令，这可能导致错误累积。为避免这种情况，可在 Makefile 中添加错误处理机制。例如，使用-e选项使 Makefile 在遇到错误时立即停止执行：

.PHONY: allall:set -evivado -mode batch -source $(TCL_DIR)/synthesize.tcl -tclargs $(PROJECT_NAME)vivado -mode batch -source $(TCL_DIR)/implement.tcl -tclargs $(PROJECT_NAME)vivado -mode batch -source $(TCL_DIR)/generate_bitstream.tcl -tclargs $(PROJECT_NAME)

上述代码中，.PHONY表示all目标不是一个真实的文件，而是一个伪目标。set -e命令使脚本在遇到任何命令返回非零退出状态时立即停止执行，从而及时发现并处理错误。

跨平台兼容性

由于 Windows 和 Linux 系统在命令语法、路径表示等方面存在差异，编写 Makefile 时要考虑跨平台兼容性。例如，路径分隔符在 Windows 中是反斜杠\，而在 Linux 中是正斜杠/。可以通过定义一些平台相关的变量来解决这个问题：

ifdef Windows_NTPATH_SEP = \\
elsePATH_SEP = /
endifTCL_DIR = scripts$(PATH_SEP)

这样在不同系统下，TCL_DIR变量会根据系统类型正确设置路径分隔符。

总结

通过合理运用 Makefile，开发者能够高效地启动 VIVADO 软件并执行一系列复杂的开发操作，实现开发流程的自动化。从基础的 VIVADO 图形界面启动，到结合 TCL 脚本完成项目初始化、综合、实现等全流程操作，Makefile 展现出强大的灵活性和便捷性。Red Pitaya 的案例进一步说明，在实际项目中，通过精心设计变量、目标依赖关系和工具调用方式，Makefile 能够显著提升 FPGA 开发的效率和可靠性。同时，掌握变量与参数传递、错误处理、跨平台兼容性等高级技巧，能进一步优化 Makefile 的编写，为复杂 FPGA 项目开发提供有力支持。

后续将进一步扩展到TCL脚本。