DDR SDRAM要点总结
一、基本定义与定位
DDR SDRAM（Double Data Rate SDRAM，双倍数据流 SDRAM）由传统 SDRAM 改进而来，凭借转产成本优势成为主流内存技术，核心特征是实现双倍数据传输效率。
二、核心工作原理：2 位预取（2-bit Prefetch）
DDR 的高效传输源于内部硬件设计与外部信号同步的结合，核心是 “2 位预取” 机制，具体流程如下：
- 内部存储单元设计：DDR 芯片内部 L-Bank 的存储单元容量（内部总线位宽）是芯片 I/O 总线位宽的 2 倍（如 4bit 位宽芯片的内部存储单元一次输出 8bit 数据）。
- 数据拆分与合并：读取时，内部存储单元一次传送 2 倍位宽的数据到锁存器，拆分为两路后由复用器合并为 I/O 位宽的数据流。
- 双沿触发传输：在外部差分时钟（CLK 与 CLK#）的上升沿和下降沿分别传输数据，实现 “时钟频率不变，传输频率翻倍”（如 100MHz 时钟对应 200MHz 传输频率）。
三、关键新增信号与功能
1. 差分时钟（CLK 与 CLK#）
- 构成：CLK（主时钟）与 CLK#（反相时钟）形成差分信号。
- 作用：并非 “第二个触发时钟”，而是通过反相特性校准 CLK 的上下沿间距，抵消温度、电阻变化导致的时序偏移，确保双沿触发的稳定性，同时支持 CL=1.5、2.5 等非整数延迟参数。
2. 数据选通信号（DQS）
- 定位：双向同步信号，每颗芯片独立配备，是 DDR 数据传输的 “同步基准”。
- 读取阶段：由 DDR 芯片生成，与数据同时传输，CL（列地址选通延迟）定义为 “CAS 命令发出到 DQS 生成的间隔”；接收方通过 DQS 的上下沿区分数据周期。
- 写入阶段：由北桥生成并发送给 DDR 芯片，芯片以 DQS 的中部为数据周期分割点（而非上下沿），确保在数据逻辑电平稳定期采样，规避信号偏移风险。
3. 写入延迟（tDQSS）
- 定义：写入命令发出到 DQS 第一个上升沿的间隔时间。
- 要求：范围为 0.75~1.25 个时钟周期，用于确保接收方做好数据接收准备，但会增加 “读后写” 操作的延迟。
四、与传统 SDRAM（SDR SDRAM）的核心差异
| 对比维度 | DDR SDRAM | SDR SDRAM（传统 SDRAM） |
|---|---|---|
| 数据传输触发 | 时钟上升沿 + 下降沿（双沿） | 仅时钟上升沿（单沿） |
| 关键信号 | 新增 CLK#（差分时钟）、DQS（选通） | 无 CLK#、无 DQS |
| 内部预取机制 | 2 位预取（内部总线位宽 = 2×I/O 位宽） | 无预取（内部总线位宽 = I/O 位宽） |
| 模式寄存器配置 | 需先执行 EMRS（扩展配置），再执行 MRS | 仅需执行 MRS（基础配置） |
| 写入延迟 | 有 tDQSS 延迟（0.75~1.25 时钟周期） | 写入延迟接近 0 |
| CL 参数支持 | 支持 1.5、2.5 等非整数 CL | 仅支持整数 CL（如 2、3） |