Verilog define预处理命令

include & define（预处理命令，用于定义常量）
例：

`include myfile.v
`define X = 1;
`deine Y;
`ifdef Y
       Z=1;
`else
       Z=0;
`endif

例：

比如，我的 main_topv 文件想调用 my_lcd.h，可以在main_top.v 写到：

`define VGA_1024_800_60MHz    //这句要放在"my_lcd.h"的上面，不然编译不通过
`include "my_lcd.h"