片上变化（OCV）

OCV

核心概念一句话总结：

OCV 指的是在同一块芯片（裸片）内部，由于微小的制造差异、供电电压波动或温度分布不均，导致不同位置的晶体管和导线运行速度不完全一致的现象。 它不是指整片晶圆（包含很多芯片）之间的差异，而是指单个芯片内部的差异。

为什么会有 OCV？ (就像同一个班级里学生表现不完全一样)

想象一下，即使在同一块小小的芯片上，要制造几十亿甚至几百亿个晶体管和错综复杂的连线。这个制造过程极其精密，但也很难做到绝对完美均匀：

1. 微小的制造差异（局部工艺偏差）：

   • 例子： 想象在硅片上“雕刻”晶体管沟道（相当于开关的通道）。刻蚀机在不同位置可能刻得稍微深一点点或浅一点点；掺杂（加入杂质控制导电性）的浓度在不同点也可能有极其微小的不同。就像用铅笔在同一张纸上画很多条线，虽然你很仔细，但每条线的深浅、粗细还是会有一点点肉眼几乎看不出的差别。

   • 影响： 这些微小的差异会导致：

     • 晶体管开关速度不同： 有的晶体管开关快一点（像跑得快的人），有的慢一点（像跑得慢的人）。

     • 导线电阻/电容不同： 连线的金属层厚度或宽度有微小差异，导致信号通过时的“阻力”（电阻）和“存储电荷的能力”（电容）不同。就像水管，有的内壁光滑水流快，有的稍微粗糙或有水垢水流慢。

2. 供电电压不均匀（电压降/IR Drop）：

   • 例子： 芯片的电源像一个大水库（电源焊盘），通过“河流”（供电网格）给各个“村庄”（电路模块）供水（电流）。靠近水库的村子水压（电压）高，水流充足；远离水库或用水量大的村子（比如正在拼命计算的CPU核心），水压就会低一些（电压下降），因为水流（电流）在“河流”（导线电阻）中遇到了阻力。

   • 影响： 晶体管需要足够的电压才能快速开关。电压低的区域，晶体管开关速度会变慢（像电力不足的电器转速下降）。

3. 温度分布不均：

   • 例子： 芯片上有些区域工作特别繁忙（比如GPU核心），产生大量热量，成为“热点”（Hotspot）；有些区域比较空闲（比如待机状态的模块），温度较低。

   • 影响： 晶体管在高温下开关速度通常会变慢（像人在炎热天气跑不动）。温度低的区域，晶体管可能稍微快一点点。

OCV 带来的问题：

关键问题在于，数据信号和时钟信号在芯片上传播的路径可能经过不同环境的区域：

• 数据路径： 信号从寄存器A的输出端（Q）出发，经过组合逻辑（各种门电路和连线），到达寄存器B的输入端（D）。

• 时钟路径： 时钟信号从时钟源出发，经过时钟树（分布网络），分别到达寄存器A的时钟端（CK）和寄存器B的时钟端（CK）。

由于OCV：

• 寄存器A的时钟路径可能快一点（比如经过“凉快、电压高、晶体管快”的区域）。

• 寄存器B的时钟路径可能慢一点（比如经过“热点、电压低、晶体管慢”的区域）。

• 数据路径本身也可能快或慢（取决于它经过的区域）。

这会导致什么问题？举个实际例子：

想象两个相邻的接力赛运动员（寄存器）：

1. 发令枪（时钟沿到达寄存器A）： 时钟信号告诉寄存器A：“现在把你手里的数据棒（当前存储的数据）交给下一个人！”

2. 跑步（数据在组合逻辑中传播）： 数据棒从A出发，跑过一段路（组合逻辑），到达B面前。

3. 接棒（时钟沿到达寄存器B）： 时钟信号告诉寄存器B：“现在准备好，接住A传过来的数据棒！”

OCV 制造了“不公平”：

• 情况1 (Setup Time 违例 - 数据太慢)：

  • 给A发令的裁判（时钟路径A）跑得飞快（时钟信号提前到达A）-> A很早就把数据棒交出去了。

  • 数据棒在路上跑得慢（数据路径慢，比如经过高温区）-> 花了很长时间才到B面前。

  • 给B发令的裁判（时钟路径B）跑得正常或偏快 -> B按预定时间（甚至提前）伸手准备接棒。

  • 结果： 数据棒还没跑到B面前，B就已经伸手准备接了 -> 接空了！ (Setup Time Violation - 数据到达太晚，错过B的捕获窗口)。这可能导致芯片功能错误。

• 情况2 (Hold Time 违例 - 数据太快)：

  • 给A发令的裁判（时钟路径A）跑得慢（时钟信号延迟到达A）-> A很晚才把数据棒交出去。

  • 数据棒在路上跑得飞快（数据路径快，比如经过低温高速区）-> 瞬间就冲到了B面前。

  • 给B发令的裁判（时钟路径B）跑得飞快（时钟信号提前到达B）-> B在上一次该接棒的时间点（对于当前数据来说太早了）就伸手了。

  • 结果： 数据棒冲过来时，B伸的手（上一个时钟周期的捕获动作）还没完全收回去！B可能接到了不该接的旧数据棒（新数据冲掉了旧数据）！ (Hold Time Violation - 新数据到达太早，破坏了B之前存储的数据)。这同样会导致功能错误。

STA（静态时序分析）如何应对OCV？

芯片设计工具（STA引擎）知道OCV的存在，不能只假设所有地方都是“最理想”或“最糟糕”的情况（那是全局工艺角分析）。为了模拟芯片内部的不一致性，STA会使用一些技巧：

1. 设置不同的路径条件：

   • 分析Setup Time时，可能会让数据路径在最慢（Slow）的条件下计算延迟（比如高温、低压、慢晶体管模型），同时让捕获时钟路径在最快（Fast）的条件下计算延迟（比如低温、高压、快晶体管模型）。这就是让数据跑得尽可能慢，而让捕获时钟来得尽可能快，看看数据还能不能及时赶到。这是最悲观的情况，确保在最坏OCV组合下数据也不会迟到。

   • 分析Hold Time时则相反：让数据路径在最快（Fast）条件下计算延迟（数据冲得飞快），让发射时钟路径在最慢（Slow）条件下计算延迟（A很晚才发数据）。这是检查即使数据冲得飞快，且A发得晚，B也不会过早地抓到错误数据。

2. Derate 系数（减免系数）：

   • 这是一个更简单粗暴但常用的方法。给所有（或特定路径，如时钟路径、数据路径）的延迟统一乘以一个百分比系数。

   • 例如： 设置时钟路径延迟增加10%（derate 1.10），意味着STA认为由于OCV，所有时钟路径的实际延迟可能比计算值慢10%，需要预留这个余量。或者设置数据路径延迟增加8%（derate 1.08）。通过调整这些系数，可以模拟OCV导致路径变快或变慢的程度。

总结：

• OCV是什么？ 同一块芯片内部，不同位置的晶体管和连线因制造微差、电压不稳、温度不均而运行速度有差异的现象。

• 为什么重要？ 它会导致数据信号和时钟信号在传播过程中“快慢不一”，破坏寄存器之间稳定传递数据的精确时序关系，引发Setup Time或Hold Time错误，使芯片功能失效。

• 如何应对？ 在静态时序分析（STA）中，通过为数据路径和时钟路径设置不同的、模拟最坏OCV组合的PVT条件，或者使用Derate系数给路径延迟增加余量（Margin），来保证芯片在存在内部差异的情况下也能可靠工作。

理解OCV对于设计高性能、高可靠性的芯片至关重要，尤其是在工艺节点越来越小（如7nm, 5nm, 3nm）的今天，OCV效应更加显著，成为时序收敛的主要挑战之一。

set_timing_derate 

核心目标： 在静态时序分析（STA）中，模拟芯片内部不同区域的速度差异（OCV），确保在最坏的局部速度组合下，时序仍然满足要求（没有 Setup/Hold 违例）。

关键策略： 让数据路径和时钟路径的延迟计算“悲观化”，但方向相反：

1. 检查 Setup (怕数据迟到)： 让数据路径变慢，捕获时钟路径变快。

2. 检查 Hold (怕数据早到)： 让数据路径变快，发射时钟路径变慢。

实现工具：set_timing_derate

• 作用： 这个命令给特定路径的延迟（Cell延迟和/或Net延迟）设置一个乘数因子。

• 语法 (常见形式，具体工具略有差异)：

  set_timing_derate -late  <derate_factor> [-cell_delay] [-net_delay] [-clock] [-data] [-rise] [-fall] <object_list | -all]
  set_timing_derate -early <derate_factor> [-cell_delay] [-net_delay] [-clock] [-data] [-rise] [-fall] <object_list | -all>

• 关键选项解释：

  • -late <factor>： 用于增加路径延迟（让路径变慢）。factor > 1.0。通常用于：

    • Setup 分析中的数据路径 (-data)

    • Setup 分析中的发射时钟路径？(不常用，见下文分析)

  • -early <factor>： 用于减小路径延迟（让路径变快）。factor < 1.0。通常用于：

    • Hold 分析中的数据路径 (-data)

    • Setup 分析中的捕获时钟路径 (-clock)

  • -cell_delay： 应用 Derate 到单元（门电路、寄存器等） 的延迟。

  • -net_delay： 应用 Derate 到互连线（Net） 的延迟。(通常两者都应用 -cell_delay -net_delay)

  • -clock： 指定目标为时钟路径。

  • -data： 指定目标为数据路径。

  • -rise / -fall： 指定针对上升沿或下降沿。(通常省略，表示两者都应用)

  • <object_list>： 指定具体的单元、引脚、时钟、路径组或层次模块。常用 -all 表示全局应用。

  • -late 和 -early 的命名含义：

    • -late: 模拟路径比标称值 更晚 (Late) 到达终点的悲观情况 (延迟增大)。

    • -early: 模拟路径比标称值 更早 (Early) 到达终点的悲观情况 (延迟减小)。

实际项目约束举例 (典型场景)

假设我们有一个标准单元库，在典型(Typical)工艺角下：

• 一个反相器 (INV) 的延迟： 10ps

• 一段互连线 (Net) 的延迟： 5ps

• 时钟路径上一般有 Buffer Tree，延迟更长。

场景 1： 全局 OCV Derate (最简单常用)

# 设置全局 Late Derate (让路径变慢) - 用于 Setup 分析中的数据路径 和 Hold 分析中的发射时钟路径
set_timing_derate -late 1.12 -cell_delay -net_delay -data
# 等效于让所有数据路径上的单元和连线延迟都乘以 1.12 (10ps * 1.12 = 11.2ps, 5ps * 1.12 = 5.6ps)# 设置全局 Early Derate (让路径变快) - 用于 Setup 分析中的捕获时钟路径 和 Hold 分析中的数据路径
set_timing_derate -early 0.88 -cell_delay -net_delay -clock
# 等效于让所有时钟路径上的单元和连线延迟都乘以 0.88 (10ps * 0.88 = 8.8ps, 5ps * 0.88 = 4.4ps)

这对 STA 意味着什么？

• 检查 Setup Time (capture clock 用 -early, data path 用 -late):

  • 数据路径延迟 = (单元延迟 + 连线延迟) * 1.12 -> 变慢了 12%

  • 捕获时钟路径延迟 = (时钟树单元延迟 + 时钟网络延迟) * 0.88 -> 变快了 12%

  • 效果： 数据需要更长的时间才能到达捕获寄存器(D端)，而捕获时钟沿更快地到达捕获寄存器(CK端)。这增加了 Setup 检查的严格度。如果设计在这种最悲观情况下（数据最慢，捕获时钟最快）还能满足 Setup Time，那么在芯片实际工作时（即使有OCV，也不会比这更极端）也能满足。

• 检查 Hold Time (launch clock 用 -late, data path 用 -early):

  • 数据路径延迟 = (单元延迟 + 连线延迟) * 0.88 -> 变快了 12% (注意这里对 -data 用了 -early!)

  • 发射时钟路径延迟 = (时钟树单元延迟 + 时钟网络延迟) * 1.12 -> 变慢了 12% (注意这里对 -clock 用了 -late! 因为发射时钟路径变慢意味着当前数据是在上一个时钟周期的更晚时刻发射出来的)

  • 效果： 数据更快地到达捕获寄存器(D端)，而发射时钟沿更慢地到达发射寄存器(CK端)，导致当前数据是在上一个周期的“更晚”时刻被发射出来的。这增加了 Hold 检查的严格度。如果设计在这种最悲观情况下（数据最快，发射时钟最慢导致新数据过早覆盖旧数据）还能满足 Hold Time，那么实际芯片也能满足。

场景 2： 更精细的 Derate (区分 Cell/Net 或 Clock/Data)

# 只对时钟路径上的单元延迟应用更严格的 Early Derate (让时钟路径更快)
set_timing_derate -early 0.85 -cell_delay -clock
# 只对数据路径上的连线延迟应用 Late Derate (让数据路径上的走线更慢)
set_timing_derate -late 1.15 -net_delay -data
# 对数据路径上的单元延迟应用标准 Late Derate
set_timing_derate -late 1.10 -cell_delay -data
# 对时钟路径上的连线延迟应用标准 Early Derate
set_timing_derate -early 0.90 -net_delay -clock

• 为什么？ 实际项目中，根据工艺库提供的OCV数据和设计经验，可能发现时钟树单元受OCV影响更大，或者数据路径上的互连线电阻电容偏差更显著。这种设置提供了更精细的控制。

场景 3： 对特定模块或路径应用不同 Derate

# 假设模块 `CPU_CORE` 工作在更高电压/频率，或者有热点，需要更严格的OCV margin
set_timing_derate -late 1.15 -cell_delay -net_delay -data [get_cells CPU_CORE/*]
set_timing_derate -early 0.85 -cell_delay -net_delay -clock [get_cells CPU_CORE/*]

# 对芯片边缘区域(可能温度更低)的数据路径应用稍微宽松一点的 Late Derate
set_timing_derate -late 1.08 -cell_delay -net_delay -data [get_cells -filter "location_x < 100 || location_x > 900 || location_y < 100 || location_y > 900"]

重要注意事项：

1. Derate 值来源： 这些值（如 1.12, 0.88）不是随便定的！它们通常来自：

   • 工艺厂提供的标准单元库和互连线模型库中的 OCV 表（包含不同距离、不同路径深度下的 derate 建议值）。

   • 芯片设计公司的经验数据（基于以往流片测试结果和仿真分析）。

   • 签核（Sign-off）标准的要求。初学阶段，会使用项目或工艺库提供的默认值。

2. -late 和 -early 的应用对象： 这是最容易混淆的地方！务必记住：

   • -late (变慢) 用于： Setup 的数据路径 / Hold 的发射时钟路径。

   • -early (变快) 用于： Hold 的数据路径 / Setup 的捕获时钟路径。

3. 路径类型 (-clock / -data)： 工具会根据时序路径的起点和终点自动判断一条路径是时钟路径还是数据路径。-clock 选项通常指从时钟源（如PLL输出）到寄存器时钟引脚（CK）的路径。-data 指从寄存器输出（Q）经过组合逻辑到下一个寄存器输入（D）的路径。

4. AOCV/POCV： 基础的全局 set_timing_derate（称为 SOCV - Single Value OCV）是最简单的方法，但比较悲观，可能导致过度设计（芯片面积/功耗增加）。更先进的方法是基于路径深度或统计模型的 AOCV (Advanced OCV) 或 POCV (Parametric OCV)。这些方法会根据路径所经过的单元数量或位置信息，应用不同的、更精确的 derate 值，减少悲观度。但 SOCV 仍然是理解基础和进行初始分析的重要手段。

总结给初级工程师：

1. OCV 是什么？ 芯片里面不同地方速度不一样（有快有慢）。

2. 为什么怕？ 怕数据信号和时钟信号因为速度差异配合不好，导致寄存器抓错数据。

3. STA 怎么防？ 故意在分析时设置“最坏情况”：

   • 怕 Setup 错 (数据迟到)： 让数据走得 超级慢 (-late on -data)，让捕获时钟来得 超级快 (-early on -clock)。

   • 怕 Hold 错 (数据早到)： 让数据走得 超级快 (-early on -data)，让发射时钟发得 超级晚 (-late on -clock 作用于发射路径)。

4. set_timing_derate 是啥？ 它就是干这个“故意设置”的命令。乘个系数让路径延迟变大(-late >1)或变小(-early <1)。

5. 实际项目怎么写？ 通常项目会给你一个约束文件(.sdc)，里面包含类似上面的命令。你需要理解 -late/-early 和 -clock/-data 怎么组合对应 Setup/Hold 的悲观情况。数值（如1.12, 0.88）来自工艺库或项目经验。

6. 目标： 通过这些“最坏情况”设置分析后，如果 STA 报告没有违例，就说明你的设计即使遇到芯片内部的速度不均匀，也能正常工作！

通过理解这些约束命令的实际含义和应用场景，就能更清楚地看懂项目中的时序约束文件(.sdc)并理解 STA 报告是如何考虑 OCV 效应的了。