实战案例-JESD204B 多器件同步
目录
简介
同步要求
器件时钟的相位对准
SYSREF
SYSREF定时要求
选择 SYSREF 的频率
sync信号定时
简介
诸如蜂窝通信系统等无线收发器的一个共同的趋势是采用波形形成技术来实现更好的系统灵敏度和选择性。这种趋势导致每个系统中的天线数量增加，并需要在各个天线之间实现同步，以在发送和接收期间提供精准的信号相位控制。然而，同步并不仅仅局限在通信系统。有许多利用了同步信号链路的应用，包括相控阵雷达、分布式天线阵列和医学成像设备。
另外，大多数需要多个同步信号链路的系统还要求实现模数转换器 (ADC) 和数模转换器 (DAC) 的同步。用于高速 ADC 和高速 DAC 的 JESD204B 串行化接口简化了此过程，以在实现同步的同时通过缩减布局尺寸和器件引脚数来实现较高的天线密度。所以，此类系统中的另一个趋势就是越来越多地使用 JESD204B 数据转换器，这一点不应让人感到意外。第一次使用该标准的人对于 JESD204B ADC 和 DAC 之同步的系统和器件要求会感到有点费解。本文的目的在于阐明在子类 1 JESD204B 器件之间实现同步的要求，并通过仅触及此标准的适用部分来简化讨论。
同步要求
在 JESD204B 系统中实现数据转换器的同步可分解为四项基本要求，。
1、在每个数据转换器上实现器件时钟的相位对准；
2、在每个数据转换器和逻辑元件上满足 SYSREF 的建立及保持时间（相对于器件时钟）；
3、在 JESD204B 接收器中选择适当的弹性缓冲器释放点 (elastic buffer release points) 以保证确定性延迟；
4、满足 SYNC 信号定时要求（如果需要的话）
器件时钟的相位对准
在 JESD204B 系统中，器件时钟被用作转换器的采样时钟（带或不带分频器），或者用作锁相环 (PLL) 的基准（其负责生成采样时钟）。因此，每个转换器上的器件时钟相位对准对于保持每个转换器中的采样实例对准是至关紧要的器件时钟的对准取决于时钟分配路径上的传播延迟的控制情况，包括整个温度变化范围内对准保持状况的好坏。
SYSREF
对于实现可重复的系统延迟和同步而言，SYSREF 信号是最重要的。针对 SYSREF 信号的两个要求是：其满足相对于器件时钟的建立及保持(setup-and-hold) 时间，并且以一个适当的频率运行。请注意，可以把 SYSREF 作为单个脉冲来实现，从而取消频率要求；然而，这也需要进行 SYSREF 信号的 DC 耦合。在许多场合中，由于输入共模电压要求的缘故，不能实施 SYSREF 信号的 DC 耦合。
SYSREF定时要求
最具挑战性的要求是建立及保持定时。对于较低速度的流水线型 ADC 和基带 DAC (< 1 GSPS) 来说，建立及保持定时要求没有那么困难。然而就速度较快的器件（比如：千兆采样 ADC 和 RF 采样 DAC）而言，较高的器件时钟速率减小了用于 SYSREF 的建立及保持窗口，而且有可能必需进行动态延迟调节以在所有的条件下维持正确的定时。
选择 SYSREF 的频率
对可用于连续或间隙周期 SYSREF 信号的频率有一个限制。请注意，这并不适用于单脉冲实施方案。主要的要求是 SYSREF 信号必须以一个等于本地多帧时钟 (LMFC) 频率的频率运行，或者以 LMFC 频率的一个整数分频来运行。(1) 式中给出了该要求，式中的 fBITRATE 是串化器 / 解串器 (SerDes) 的接口位速率，F 为每帧的八位字节数，K 为每个多帧块的帧数，而 n 则为任意正数。
需注意的是，可通过调整 SYSREF 频率来改变 K 参数，但是，除了标准中规定的 17 ≤ F x K ≤ 1024 这一限制条件之外，每个器件对于可行的 K 值或许都有其特定的限制。.倘若器件采用内部时钟分频器或 SYSREF 来实现其他数字功能的同步，那么对 SYSREF 的频率可能还有其他的要求。例如，若某个器件采用一个内部时钟分频器来生成采样时钟，则需实现分频器的同步以在所有的器件中保持采样时钟相位对准。这就给 SYSREF 频率设定了一项额外的限制，因为它必须是 LMFC 频率和最低内部生成频率的一个整数分频。通常情况下这不是问题，但应验证 SYSREF 频率计算值满足该要求，并随后相应地对其进行调节。
弹性缓冲器释放点The third requirement
针对同步的第三项要求是在 JESD204B 接收器中选择一个正确的弹性缓冲器释放点以实现确定性延迟。弹性缓冲器是实现确定性延迟的关键功能部件。它是通过在串行化数据从发送器行进至接收器的过程中吸收其传播延迟中的变化来做到这一点的。正确的释放点是一个可针对延迟变化提供充足裕量的点。错误的释放点将产生大小为一个 LMFC 周期的延迟变化。
通过采用一幅用于显示两个 ADC 的数据的时序图（图 2），可以比较容易地说明该要求。第二个 ADC 具有较长的路由距离，因而导致链路延迟较长。首先，划线标明 LMFC 周期的无效区域（由所有器件的数据到达时间确定）。然后，通过采用释放缓冲器延迟 (RBD) 参数将释放点从 LMFC 边沿移动适当数量的帧时钟以使之出现在 LMFC 周期的有效区域之内，从而设定释放点。在图 2 中，对于释放点来说 LMFC 边沿 (BRD = 0) 是一个不错的选择，因为在每一边都具有足够的裕量。
sync信号定时
由于数据转换器采样速率增加了，因此对于保持低接口速率的期望也有所提高。这常常是通过采用数字上变频器 DUC（在 DAC 中）或数字下变频器 DDC（在 ADC 中）来实现的。DUC 和 DDC 通常运用数控振荡器 (NCO)，在所有的器件中这些 NCO 都必须同步化以保持整体系统的同步。最常用的方法是通过采用 LMFC 上升沿和弹性缓冲器释放点来实施 NCO 的同步处理。在ADC 中，可采用在 SYNC 信号被解除有效状态（其对应于初始线道对准序列 [ILAS] 传输的起点）之后出现的第一个 LMFC 边沿来对 NCO 进行同步化处理。在 DAC 中，常用的方法是在弹性缓冲器被释放时实施 NCO 的同步化。
为了在使用 NCO 的多个 ADC 或 DAC 之间实现多器件同步，对 SYNC 信号有一个定时要求。SYNC 信号必须由位于相同 LMFC 边沿上的所有接收器来解除有效状态，并在同一个 LMFC 周期中的发送器上接收。满足第一个要求的最简单方法是对来自所有接收器的 SYNC 信号进行“与”操作，然后把该聚合信号分配至每个发送器（图 3）。这也对 SYNC 信号设定了一个要求，即：其必须满足相对于发送器件中的 LMFC 边沿的建立及保持时间。如果在 ADC 或DAC 中未使用 DDC 或 DUC，则没有针对 SYNC 信号定时的要求，每个器件可在各自独立的时间起动，并且仍然能够实现同步。