芯片制程变化

芯片制程的发展历程

早期起步阶段（20世纪60年代）

20世纪60年代，半导体产业刚刚崭露头角，芯片制程处于起步阶段，制程尺寸约为10微米（1毫米=10³微米）。在那个时期，通过光刻等基础技术，科学家们尝试将简单的电路集成在半导体材料上。虽然此时的芯片十分粗糙，每个芯片上集成的晶体管数量少得可怜，但这一探索为计算机和通信设备的小型化奠定了坚实基础，标志着人类正式开启了芯片制造的征程。

微米级时代（70年代）

进入70年代，芯片制程迎来了重要突破，制程尺寸从5微米逐渐缩小。这一变化带来了芯片性能的显著提升，运算速度大幅加快，同时功耗也明显降低，发热问题得到有效改善。在光刻技术方面，从最初的接触式曝光发展到投影式曝光。接触式曝光存在明显缺陷，光刻过程中光罩与光刻胶直接接触，容易造成光罩损伤和光刻精度下降，而投影式曝光很好地解决了这些瓶颈问题，为芯片制程的进一步发展提供了技术支持。

亚微米级时代（80年代 - 90年代）

1987年，IBM研发出1微米制程技术，标志着芯片制造进入亚微米级时代。在此阶段，芯片性能再次实现飞跃，功耗进一步降低。研发的重点聚焦在缩短曝光时间和提高产率上，通过不断优化光刻工艺和设备，行业逐步攻克了这些难题。到了90年代，芯片制程迈入深亚微米级，尺寸缩小到0.5微米甚至0.35微米。为了应对更小尺寸带来的挑战，业界采用低K材料和铜互连技术。低K材料具有较低的介电常数，能够降低电容耦合；铜互连技术则相比传统的铝互连，电阻更低，二者结合大大提高了信号传输的稳定性，推动芯片性能进一步提升。

纳米级制程时代来临（21世纪至今）

2007年，Intel研发出45纳米（1微米=10³纳米）制程技术，自此芯片制造正式迈入纳米级制程时代。此后，制程尺寸不断缩小，如今已达到5纳米甚至更小。纳米级制程的出现，使得芯片性能发生了质的飞跃。在极小的芯片面积上，能够集成数以亿计的晶体管，运算速度和数据处理能力呈指数级增长。对于移动设备而言，更低的功耗意味着更长的续航时间；对于数据中心，降低的功耗则大幅削减了运营成本。

在这一阶段，光刻技术也经历了重大变革。从传统光刻发展到极紫外（EUV）光刻技术，EUV光刻技术突破了传统光刻光源波长和分辨率的限制，能够实现更小尺寸的芯片制造。然而，EUV光刻技术面临诸多挑战，如光源功率不足、掩膜制造难度大、光刻胶选择有限等。目前，全球仅有荷兰ASML公司能够生产先进的EUV光刻机，这也凸显了该技术的超高难度和技术垄断性。

当下全球主要厂商制程工艺进展

在当今半导体芯片制造领域，台积电、三星、英特尔等厂商处于领先地位。

• 台积电凭借其强大的研发实力和先进的制造工艺，在先进制程领域占据主导地位。在5纳米制程方面，台积电已实现大规模量产，并向3纳米制程进军，其良率不断提升，为众多高端芯片设计公司提供代工服务。
• 三星作为台积电的有力竞争对手，在芯片制程研发上也不遗余力，同样实现了5纳米制程的量产，并在3纳米制程上取得重要突破，采用了不同于台积电的GAA技术，展现出独特的技术优势。
• 英特尔作为传统芯片巨头，虽然在先进制程的推进上曾遭遇挫折，但也在积极追赶，其7纳米制程技术不断优化，计划推出更先进的制程工艺，试图重新夺回在芯片制造领域的领先地位。

芯片制程的核心工艺与关键技术

光刻、蚀刻等基础工艺

光刻技术

光刻技术堪称芯片制造中最为复杂且关键的工艺，不仅耗时久，成本也占据芯片制造总成本的很大比例。其原理是利用光刻机，通过光罩将电路图案投射到涂有光刻胶的硅片上，经过曝光、显影等步骤，在硅片上形成所需的电路图案。随着芯片制程尺寸不断缩小，对光刻技术的要求越来越高。传统光刻技术受限于光源波长，在制造更小尺寸芯片时面临分辨率不足的难题。而EUV光刻技术采用极紫外光作为光源，波长更短，能够实现更高的分辨率，但在实际应用中，光源功率难以满足大规模生产需求，掩膜制造工艺复杂，光刻胶也需要具备更高的灵敏度和分辨率，这些都是目前的技术壁垒。

蚀刻工艺

蚀刻工艺与光刻技术紧密相连，是芯片制造中的图形化处理关键环节。湿蚀刻是早期常用的蚀刻方法，它利用腐蚀性液体与材料发生化学反应，去除不需要的部分，常用于特征尺寸较大的器件制造或清洗环节。但湿蚀刻具有各向同性的特点，即对材料各个方向的腐蚀速度相同，容易导致蚀刻后的尺寸与设计尺寸存在差异。干蚀刻则利用等离子体与材料发生物理或化学反应，去除材料，它具有各向异性的优势，能够精确控制蚀刻方向和深度，是亚微米尺寸下刻蚀器件的主要方法，在现代芯片制造中发挥着重要作用。

湿法制程

湿法制程在芯片制造过程中不可或缺，涵盖清洗、刻蚀、掺杂等多个重要环节。在清洗环节，通过湿化学方法去除硅片表面的杂质、污染物和金属离子，确保芯片制造的洁净环境；在刻蚀环节，湿蚀刻可用于特定材料和结构的加工；掺杂过程中，利用湿法工艺将杂质原子引入硅片，改变半导体的电学性能。

关键技术瓶颈与突破

随着芯片制程尺寸不断逼近物理极限，制造过程中面临着诸多严峻挑战。量子效应逐渐显现，电子会更容易发生量子隧穿，穿过原本无法逾越的势垒，导致漏电现象严重，芯片的功耗大幅增加，性能急剧下降。同时，更小的制程尺寸使得芯片内部的热量更加集中，散热问题也成为制约芯片发展的重要因素。

为了突破这些技术瓶颈，业界不断探索创新。在材料应用方面，引入高K介质材料替代传统的二氧化硅，高K材料具有更高的介电常数，能够有效抑制漏电现象。在结构设计上，从传统的平面晶体管结构发展到FinFET（鳍式场效应晶体管）、GAA（环绕栅极晶体管）等新型结构。FinFET通过将晶体管的沟道立体化，增加了栅极对沟道的控制能力；GAA结构则进一步提高了栅极控制性能，有效降低了功耗和漏电。此外，多重曝光技术也被广泛应用，通过多次曝光和蚀刻，实现更小尺寸的电路图案，为芯片制程的进一步缩小提供了可能。

异构集成、3D芯片堆叠、存算一体等新型架构和工艺正成为芯片制程发展的重要方向。异构集成技术将不同功能的芯片（如CPU、GPU、AI芯片等）通过先进封装技术集成在一起，充分发挥各个芯片的优势，实现更高的性能和更低的功耗。3D芯片堆叠技术则是将多个芯片在垂直方向上堆叠起来，缩短了芯片之间的互连距离，提高了数据传输速度和集成度，广泛应用于高性能计算和存储领域。存算一体架构打破了传统冯·诺依曼架构中存储和计算分离的模式，将存储单元和计算单元集成在一起，减少了数据在存储和计算之间传输的时间和功耗，为人工智能等对数据处理速度要求极高的领域提供了新的解决方案，有望大幅提升芯片的计算效率。

量子计算虽然目前仍处于发展初期，但一旦取得重大突破，将对传统芯片技术产生颠覆性影响。量子计算机利用量子比特进行计算，具有强大的并行计算能力，能够解决传统计算机无法解决的复杂问题，未来可能催生全新的芯片架构和制造技术。

芯片制程变小的性能提升和功耗降低

1. 性能提升的技术原因
   • 晶体管集成度增加：制程变小使晶体管物理尺寸减小，相同芯片面积可容纳更多晶体管，能集成更多逻辑门电路，构建更强大运算单元与缓存系统，还可优化架构实现并行处理，提升数据处理与运算能力。
   • 信号传输速度加快：制程缩小让晶体管间距缩短，信号传输路径变短，电阻和电容效应降低，延迟减少。同时，新材料（如铜互连）和新工艺应用降低传输损耗，精细电路设计减少干扰，保证信号完整性，加快传输速度。
   • 时钟频率提高：晶体管尺寸缩小致使栅极电容减小，电容充放电时间缩短，开关速度变快，芯片得以在更短时间完成运算，支持更高时钟频率运行，提升运算速度。
2. 功耗降低的技术原因
   • 晶体管尺寸与电容效应：晶体管尺寸减小使栅极电容降低，依据电容能量公式，在电压不变时，电容减小使开关操作中充电和放电消耗的能量减少，降低芯片动态功耗。
   • 电压缩放效应：制程变小允许降低晶体管工作电压，由功耗计算公式可知，功耗与电压平方成正比，电压降低可大幅降低功耗，且能通过优化设计在降电压时保证一定性能。
   • 漏电流控制优化：采用高K介质材料抑制量子隧穿效应减少漏电流，改进晶体管结构（如FinFET、GAA）增强栅极对沟道控制，先进制程精确控制掺杂，降低芯片静态功耗。

芯片制程定义的变化

从传统意义上讲，芯片制程中的“几纳米”原本清晰地指代芯片上晶体管栅极的最小线宽，是衡量芯片制造工艺先进程度的关键指标，数值越小，代表单位面积内可集成的晶体管越多，芯片性能通常越强，功耗通常越低。

然而，随着芯片制程技术不断逼近物理极限，情况变得复杂起来。自1997年起，基于纳米的传统制程节点命名方法，逐渐不再与晶体管实际的栅极长度严格对应。以英特尔为例，其制程工艺的命名变更就反映了这一趋势，从“纳米”进入“埃米”时代，10纳米Enhanced SuperFin更名为“Intel 7”、Intel 7纳米更名为“Intel 4”等。这是因为当制程尺寸不断缩小，特别是进入10纳米以内，原子尺度的限制愈发凸显，一颗原子大小约为0.1纳米，即便“较大”的10纳米工艺，也仅有不到100颗原子的宽度。继续单纯依靠缩小晶体管栅极线宽来提升性能变得极为困难，量子效应等问题接踵而至，如电子更容易发生量子隧穿导致漏电严重，芯片功耗大幅增加、性能急剧下降。

在此背景下，各大厂商对芯片制程的定义融入了更多综合考量因素。制程的进步不再仅仅依赖于晶体管尺寸的缩小，还包括新型架构设计、材料创新、制造工艺优化等多方面协同作用。例如，英特尔在其20A制程工艺技术中采用RibbonFET（对Gate All Around晶体管的实现）和PowerVia（业界首个背面电能传输网络）两大突破性技术，通过改变晶体管架构和电能传输方式提升性能与能效，而非仅聚焦于晶体管栅极线宽的缩小；台积电在推进制程技术时，除了改进光刻等基础工艺，还通过SoW - X晶圆级封装方案将计算性能提升40倍。这种情况下，制程的“数字”更多是代表着厂商在综合技术实力提升后，对芯片整体性能、功耗、集成度等多方面优化成果的一种标识，与早期单纯以晶体管栅极线宽定义的制程概念有了本质区别 。

从英特尔、台积电、三星等领先厂商的实际数据来看：

厂商	工艺名称	实际晶体管关键尺寸（栅极长度）	技术特点及数据依据
台积电	7nm	约22~33nm	采用FinFET结构，N7工艺栅极长度22nm，N7+引入EUV后优化至33nm
台积电	5nm	约18~27nm	N5工艺栅极长度18~20nm，N4P版本通过架构优化进一步缩小至27nm
台积电	3nm	约16~23nm	N3工艺栅极长度23nm，N3E版本采用GAA结构后降至16nm
三星	5nm	约28~34nm	SF5工艺栅极长度28~34nm，晶体管密度仅1.27亿/mm²
三星	3nm GAA	约15~20nm	采用全环绕栅极（GAA）结构，栅极长度15~20nm，密度1.7亿/mm²
英特尔	Intel 7	约37nm	原10nm Enhanced SuperFin，栅极长度37nm，密度1.8亿/mm²
英特尔	Intel 4	约30nm	原7nm工艺，栅极长度30nm，密度1.8亿/mm²
英特尔	Intel 3	约23nm	原5nm工艺，栅极长度23nm，密度3亿/mm²
英特尔	Intel 20A	约18nm	采用RibbonFET（GAA结构），栅极长度18nm，密度5.2亿/mm²

现在 “5nm”是一个工艺节点的代号，而不是统一的标准，不同厂商的“5nm”性能和参数可能完全不同：

特性	台积电5nm（N5）	三星5nm（SF5）	英特尔Intel 4（原7nm）
晶体管密度	1.73亿/mm²	1.27亿/mm²	1.8亿/mm²
制造成本	高（晶圆单价约1.8万美元）	较低（但良率仅60-70%）	较高（EUV层数达四层）
EUV光刻层数	20层以上	5-10层	4层
功耗优化	同性能下功耗降低30%	同性能下功耗高15-20%	同性能下功耗降低40%
代表客户	苹果A14/A15、英伟达H100	高通骁龙8 Gen1（部分订单回流台积电）	酷睿12代/13代桌面处理器