TI以太网PHY收发器晶体选择和规格

1. 介绍

  以太网物理层（PHY）收发器需要一个外部25MHz时钟源，为内部电路提供时钟参考，该电路生成设备数据传输和接收所需的所有时钟。大多数PHY支持跨XI和XO引脚连接的外部晶体谐振器，或仅连接到XI引脚的外部CMOS振荡器，建议使用晶体谐振器作为低成本系统设计的时钟源。
  根据IEEE 802.3的要求，外部参考时钟产生的频率的总精度必须优于±100ppm，PHY才能正常工作。该公差包括与晶体或电路相关的所有误差源。参考时钟的过度变化可能会导致MDI或MII上的数据损坏。本文将研究晶体规格的定义、频率误差的来源、测量晶体频率的技巧、设计指南和布局建议。

2. 晶振模型

  通过将晶体放置在振荡器电路的反馈回路中，形成基于晶体的振荡器，该振荡器电路在回路中提供足够的增益和相移，以启动和维持稳定的振荡。
  晶体的简单模型如下图所示，它具有R-L-C寄生元件，称为动态电阻、动态电容和动态电感。并联电容器C0称为分流电容，模拟的是封装电容。

  下图展示了一个由反相放大器和晶体组成的简单振荡器模型及其等效电路模型。

  上图中的电路模型有助于理解振荡的必要条件，即：


  其中：
    Xxtal表示晶体阻抗的虚部
    Rxtal表示晶体阻抗的实部
    Xosc表示振荡器阻抗的虚部
    Rosc表示振荡器阻抗的实部
  从数学上讲，Rosc是一个负电阻，负阻（Negative Resistance）描述的是某些器件或电路的特性：‌电流增大时电压反而降低‌（即dV/dI<0），呈现与普通电阻相反的IV特性曲线。负阻是特定工况下表现出的动态特性，如有源电路放大器。因此，一个简单的解释是，放大器必须具有足够的增益来补偿晶体的损耗，负电阻的概念对晶体振荡器的设计很重要。

3. 晶体规格

3.1 晶体频率

  PHY通常使用25MHz的标准晶体频率，这是一种常见的频率，具有各种封装类型和尺寸。有些PHY支持RMII，需要一个50 MHz的CMOS电平振荡器连接到XI引脚，XO引脚悬空。

3.2 晶体振荡模式

  晶体的振荡工作模式必须指定为基频模式。一些晶体在谐波模式下工作以获得更高的频率，通常在30MHz以上。这是因为随着频率的增加，在基频模式下工作所需的晶体尺寸减小，并且在制造过程中的某些时候变得更加难以处理。因此，基频模式下的高频晶体更昂贵。

3.3 晶体电路类型

  TI的PHY芯片应选择在并联谐振模式下工作的晶体。并联谐振晶体电路在振荡器反馈回路中以指定的负载电容运行。并联模式晶体与串联模式晶体相同，但在其频率与阻抗曲线上的不同区域工作。

3.4 频率偏差

  频率偏差是指在特定温度下（通常为25°C）与标称晶体频率的初始最大偏差。该偏差范围考虑了晶体制造和组装过程中的正常变化。晶体供应商在订购晶体时提供固定的偏差值选择，例如，偏差为±20ppm、±50ppm和±100ppm。

3.5 频率稳定性

  频率稳定性是指在指定温度范围内与标称晶体频率的最大偏差。该偏差是相对于25°C下的标称频率测量的。晶体供应商还可以在订购晶体时提供一系列值以供选择。例如，在指定的温度范围内，常见的范围可能包括±50ppm和±100ppm。对于指定在-40℃至+125℃的温度范围内运行的晶体，±50ppm，每摄氏度的偏差为1.64ppm。

3.6 老化（长期稳定性）

  老化是指晶体振荡频率随时间累积变化。晶体老化的原因有很多，包括驱动水平过高、各种热效应以及机械结构上的应力释放或积聚。老化通常以每年ppm为单位。长期稳定性的典型值可能在每年±3 ppm至±5 ppm之间。

3.7 负载电容

  负载电容是指振荡器反馈回路中的总电容。它等效于从晶体端子看进去的电容量。对于并联谐振模式电路，需要正确的负载电容来确保晶体的振荡频率在预期范围内。下图显示了典型的晶体振荡器电路和负载电容源，总负载电容包括负载电容器（CL1和CL2）、器件引脚电容和杂散板电容。在计算特定电路板设计的电容器组件CL1和CL2的值时，考虑所有电容源非常重要。

  负载电容计算公式如下图所示：

  其中：
    Cpin表示PHY芯片集成电路及其封装的XI和XO引脚上的电容。大多数PHY芯片手册都会明确说明引脚电容。例如，DP83TC811R-Q1的XI和XO引脚的电容，对于每个引脚是1pF。
    Cstray表示晶体端子连接到PHY芯片的XI和XO引脚上的印刷电路板（PCB）走线的杂散电容。
    CL1和CL2是分立负载电容器。必须选择CL1和CL2，以使晶体电路看到的总负载电容接近晶体制造商指定的负载电容。
  通常，Cpin+Cstray的范围为2pF至5pF，具体取决于电路板布局设计。通过将晶体放置得尽可能靠近PHY的XI/XO引脚，从而实现短走线，可以最小化杂散电容。
  大多数情况下，CL1=CL2，此时，Cload的方程式简化为：

  所以，计算CL1和CL2需要先确定Cpin和Cstray的值。
  如果实际负载电容小于晶体规格规定的电容，晶体的振荡频率将增加。如果实际负载电容大于晶体规格规定的电容，晶体的振荡频率将降低。然而，与频率偏差、稳定性和老化相比，负载电容的变化通常是振荡器频率误差的最小来源。例如，对于指定的Cload=18 pF、标称CL1=CL2=30 pF、CPIN=1 pF和CSTRAY=2 pF，Cload的±10%变化Cload（=CL1/2+CPIN+CSTRAY）将导致振荡器频率偏差改变小于±8 ppm。

3.8 等效串联电阻

  等效串联电阻（ESR）是晶体在串联谐振频率下表现出的电阻。不要将ESR和晶体等效电路的动电阻（RM）混淆。ESR与RM的关系如下：

  ESR通常被指定为以Ω为单位的最大电阻值。ESR的重要性基于以下两个原因：.
  1. 与振荡器启动和维持振荡所需的环路增益成正比。
  2. 与晶体中消耗的功率成正比，也称为驱动电平。
  前面章节引入了负电阻的概念，并将其描述为振荡器必须提供的功率，以补偿晶体中的损耗。其值由下式给出：

  gM为放大器MOS晶体管的小信号模型的跨导
  CL1 = CL2为晶体的分立负载电容
  一般经验法则是，振荡器的负电阻大小必须≥5*ESR，以确保电路能够启动并维持振荡，即：

  请注意，RNEG与负载电容成反比。随着负载电容的增加，RNEG降低，也就是说，振荡器克服晶体损耗并达到稳定振荡的能力降低。所以，必须仔细选择与PHY一起使用的晶体的负载电容和ESR，以满足上述标准。如下图表显示了TI公司的DP83xxx以太网PHY振荡器电路在125℃和85℃温度下与负载电容范围相对应的负电阻值。在同一张图上绘制了一组水平线，表示晶体ESR的不同值，已包含5倍关系。对于任何给定的ESR值，其代表线和RNEG曲线之间的交点表示具有该ESR值的晶体的最大推荐负载电容。例如，如果预期的最坏工作温度为125℃，ESR为30Ω的晶体必须使用不大于约19pF的负载电容，任何更高的负载电容都会导致负电阻降至建议的5倍裕度以下。

3.9 晶体驱动功率

  晶体驱动功率表示晶体消耗的功率，晶体数据手册中具有最大可接受值，超过晶体的最大驱动功率会导致性能下降，缩短晶体的使用寿命。TI公司的DP83xxx PHY可以与最大驱动功率低至100µW的晶体配合使用。建议在电路中插入串联电阻器Rs，如下图所示。Rs和CL2的组合成为分压器，使得晶体输入端的电压幅度减小。

  Rs的起始值使用以下方程式计算：

  上述方程表示，Rs必须设置为等于晶体谐振频率下CL2的阻抗大小，即Rs=|ZCL2|。例如，如果CL2=16pF，在25MHz的晶体频率下，Rs=398Ω。

4. 基于系统需求和晶体规格的晶体选择

  鉴于汽车以太网需要±100ppm的总精度，必须选择满足该精度的晶体。总精度是频率偏差、频率稳定性、老化和组件偏差的总和，即：总精度=频率偏差+频率稳定性+老化+组件偏差≤±100ppm。假设+/-100 ppm的要求涵盖了-40℃至+125℃的温度范围，主机系统的预期使用寿命为5年，老化规格为每年3 ppm。使用第3.7段中的示例，假设由于组件偏差引起的误差为8ppm，然后重新计算精度方程，为频率偏差和频率稳定性的组合设定一个界限，即：频率偏差+频率稳定性的总和为100–8–（5x3）=±77ppm，频率偏差和频率稳定性余量为±77 ppm。例如，为了满足这一余量，将选择频率偏差为±20ppm、频率稳定性为±50ppm的晶体。

5. Layout 建议

  晶体电路的布局对于确保正确的振荡频率、最小化引入到PLL的噪声以及减少电路的任何发射非常重要。
  1. 晶体和负载电容器必须尽可能靠近PHY的XI和XO引脚，以最小化走线长度，短走线有助于减少寄生电感和杂散电容，并可以减少噪声耦合量。
  2. 避免在晶体或XI和XO走线下方直接布线任何其他信号的走线，尤其是它们不得与时钟走线平行。所有其他信号走线应远离XI和XO走线。如果应用中需要在晶体下方进行信号布线，则需要在晶体电路和信号走线之间使用接地平面进行隔离。
  3. 禁止使用晶体输出驱动任何其他设备，晶体振荡器电路是在直接反馈回路中驱动晶体，任何额外的分支或负载都可能影响振荡器的正常运行。
  4. 如果选用的是具有屏蔽金属外壳的晶体，此时下方禁止挖空，金属外壳已物理隔离晶片与PCB，焊盘与地平面间寄生电容极低（<0.5pF），金属外壳应良好接地，屏蔽干扰。
  5. 如果选用的是没有屏蔽金属外壳的晶体，则需要挖空相邻层（如TOP层为晶振，那么挖空Layer2），非相邻层无需处理，仅挖空晶振正下方投影区域（每边外扩≤0.5mm）即可，避免晶振焊盘与地平面形成寄生电容，防止频偏超差，保留外围地平面完整性。如果过度挖空，即挖空所有层，会导致信号回流路径断裂，增加辐射噪声和阻抗突变风险。
  6. 确保晶体电路的所有元器件在电路板的同一侧，且所有组件参考相同的地，减少地弹效应。
  7. 将晶体和晶体走线与其他信号线隔离，防止其他信号线干扰时钟信号。
  8. 两个负载电容器的接地需要短路，并与电源线分开；防止任何EMI测试噪声直接从电源或MDI线路进入时钟电路；验证是否有接地通孔连接到其他层的地上，以防止因浮动接地而产生高频振铃。
  9. 两个分立负载电容CL1和CL2选择性能稳定的C0G/NP0电容器，且选择小封装尺寸的电容，可以减少发射。
  10. 晶体输出引脚到主控芯片（MCU/FPGA）时钟输入端的走线长度需‌最小化‌（通常≤10mm），布局最好紧邻主控芯片时钟输入引脚（间距≤5mm），因为长走线会增加寄生电感（L≈0.4nH/mm）、引入信号反射和辐射干扰，导致时钟抖动增大或停振。
  11. 晶体两端到两个分立负载电容（CL1/CL2）的走线需‌严格等长等宽‌（长度偏差≤5mil），长度差异会导致电容引线电感不对称，导致两路振荡信号相位偏移，降低时钟精度；负载电容失衡，引发频偏；电容接地端直连主地平面（走线宽≥15mil）；CL1/CL2以晶振为中心镜像对称放置。
  12. 禁止在晶体时钟走线上使用过孔（单孔寄生电感约0.4nH）
  13. 布局如下图所示：

6. 常见问题和提示

6.1 测量晶体频率

  晶体频率不得直接用示波器测量，因为测量分辨率通常不足以将频率偏差计算到几ppm以内。必须使用频谱分析仪或频率计数器（使用稳定的10MHz参考）来测量频率。
  晶体频率不得通过直接探测XI或XO引脚来测量。以任何方式测量这些引脚不仅可能改变频率，还可能使晶体停止振荡。必须始终通过查看导出的时钟信号（如CLKOUT引脚）来测量频率。例如，在DP83TC811-Q1上，CLKOUT引脚为16。人们还可以通过使用IEEE测试模式2来测量频率漂移，这很好地代表了本地时钟。

6.2 微调负载电容

  分立离散负载电容器CL1和CL2必须针对每个新的板设计进行优化，因为晶体电路的布局因板而异，这将主要影响Cstray值。上述章节中描述的过程可用于选择分立离散负载电容器的初始值。一旦电路被组装到电路板上，就必须测量实际的晶体频率。如果测量的频率高于预期或要求，则增加分立离散负载电容的值。同样，如果频率低于要求，则减小分立离散负载电容的值。

6.3 频率偏差大

  有时发现振荡器频率与预期值偏差很大。如上所述，小偏差主要通过微调负载电容来固定。意外使用非基频模式晶体可能会导致较大的偏差。这些晶体在泛音频率下工作，这通常是实现更高频率所必需的。然而，仔细阅读晶体数据表通常可以清楚地看到这一点，因此尽量不要选择泛音晶体。

7. 总结

  TI以太网PHY芯片的晶体选择建议:
  晶体频率：25MHz
  晶体操作模式：基频模式
  晶体电路类型: 并联谐振
  25°C时的频率偏差：≤ ±50 ppm
  随温度变化的频率稳定度：≤ ±50 ppm
  老化 (长期稳定性)：≤ ±5 ppm/年
  负载电容：8 pf ≤ Cload ≤ 20 pf
  最大等效串联电阻：≤ 50Ω