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高速串行差分信号仿真分析及技术发展挑战续

news 来源：原创 2025/5/25 13:49:28

7.3 3.125Gbps 差分串行信号设计实例仿真分析

7.3.1 设计用例说明

介绍完 Cadence 系统本身所具有的高速差分信号的仿真分析功能之后，我们以一个实例来说明 3.125Gbps 以下的高速差分系统的仿真分析方法。

在网上下载的设计文件“Booksi_Demo_Allegro160_Finished.brd”中，虽然也有 3.125Gbps 的差分信号，但是这个信号的逻辑和使用用途比较特殊，也比较复杂，不适合作为清晰的设计实例给读者讲解。为了能够使读者能够，准确地了解和掌握高速差分信号的仿真分析方法，需要一个具有普遍代表性的设计实例，而信号逻辑又不能过于复杂。为此，作者选用了一个由第三方芯片制造公司提供的设计实例。

这个设计实例是由 Xilinx 公司所提供的，基于 Xilinx 的 FPGA 产品中 RocketIO 技术的仿真分析套件，Xilinx MGT Kit。这个仿真分析套件可以在 Xilinx 的网站上下载，地址如下：

http://www.xilinx.com/products/design_resources/signal_integrity/resource/si_simulation.htm但是下载前需要用户注册，并遵守一定的许可协议。作者下载了这个 Design Kit，在不违反许可协议的前提下，以其中一个例子作为高速差分信号的设计说明。所以，为安全起见，希望读者自行下载此设计套件，作者提供的网上下载的资料中将不直接提供。

下载并展开这个设计套件后，我们以“XilinxMGTKitSimulationExample.Simulation”这个目录下的例子作为起点，来说明在我们自己的工作中，如何灵活使用这个工具套件解决问题并使设计过程流畅而清晰。在这个设计套件中，还有几个其他的实例，比如 Backplane_Example 和 Chip-To-Chip_Example。作为高速差分信号设计分析而言，Example_Simulation 这里例子更具有实际的指导意义。熟悉了这个例子之后，读者也可以去学习其他的例子，以更好地理解高速差分系统的设计方法。

另外需要说明的是，这个套件需要的是 Hspice 仿真器，所以如果读者是按照本书的节奏同步进行操作的话，需要安装并调试好 Hspice 仿真软件，版本为 2004 以后的即可。

注：在 Cadence 软件安装完成之后，在路径“Cadence\SPB_16.2\share\pcb\channelanalysis\sim\toolkit”中有一个 Cadence 提供的通道分析例子，读者有兴趣的话，可以按照这个例子里所讲的步骤进行练习和学习。

7.3.2 设计用例解析

在使用这个实例之前，我们先来了解一下这个例子。

在 SigXP 中打开所有的实例，它的拓扑结构如图 7-15 所示。

这个例子结构中包含了设计一个高速差分信号通路的所有元素。

• 一个 Xilinx 的 Rocket IO Driver，RocketTx；

• 一个 Xilinx 的 Rocket IO Receiver，RocketRx；

• 三段耦合传输线模型，Fanout、Stripline 和 CardTrace；

• 一个耦合过孔，Coupled_Via；

• 一个连接器，Connector；

• 一段用于加入 Jitter 的非耦合传输线，Skew；

• 一个非耦合过孔，Via_4RTN。

因此基于这个例子所提供的模板，经过适当的修改，读者可以方便地用于自已设计的仿真结构中，或者直接用读者自己设计文件中的抽取拓扑结构来代替这个例子中的结构进行仿真。

考察完拓扑结构之后，我们再来仔细看一下 Rocket IO 的驱动器模型。选择“Analyze→Libraries...→Browse Models”命令以文本方式打开 RocketTX 模型文件，找到如下的内容位置，如表 7-2 所示。这里描述了一个 RocketTX 的子电路，而在这个子电路中，最核心的是调用了一个名为“B_DIFF2”的子电路，这个子电路位于“Referenced_Files”目录中。它是一个加密的 Hspice 模型文件。对于该子电路的引用，是通过 Hspice 仿真选项中的参数设定的。

在上述内容的下面，紧跟着的是该模型的参数描述，如表格 7-3 所示内容。首先是驱动信号强度的参数，AMPI0、AMPI1、AMPI2，按照文件中的描述，不难理解这些参数的设置方法。在模型强度后面是预加重参数的描述 EMP<0>和 EMP<1>。看到这里，读者应该了解该模型的使用方法了。

7.3.3 设计用例的使用

在了解了模型的拓扑结构和模型文件的参数设计方法后，就可以按照自己的需求进行仿真了。但是，还需要对仿真器进行相应的设置，以便能够调用正确的仿真器，并给仿真器输入适当的参数，以便仿真分析器能够识别所使用的器件模型和进行模型参数设置。前面说过，这个设计例子需要 Hspice 仿真器，因此需要在 SigXP 中将仿真器改成 Hspice。这个设置是通过选择菜单中的 “Analyze→Preferences...” 命令，然后再选择 “Simulation parameters” 命令打开如图 7-16 所示的界面。

在这个仿真参数界面中，用户需要将仿真器改成 Hspice，并且设置仿真长度 Fixed Duration、波形精度 Waveform Resolution 及仿真频率范围 Default Cutoff Frequency 等参数。除了这些参数外，还有一个设置需要注意。因为我们选择了 Hspice 作为仿真器，那么还需要对 Hspice 的运行环境进行设置，单击图 7-17 中的“Simulator Preferences”按钮，设置 Hspice 的仿真环境和参数，将打开如图 7-17 所示的设置界面。

在这个界面中，Hspice Command 是设置 Hspice 的启动选项，这个一般不需要改。需要注意的是，单击“Set Hspice Options...”按钮打开的界面中，需要如表 7-4 所示的设置，这些是这个仿真实例中运行 Hspice 所需要的仿真参数。由于在这个实例中已经设置好这些参数，读者无须改动，但是读者应该了解在 SigXP 中使用 Hspice 仿真器所需要做的一些设置工作。因为几乎所有的高速信号仿真器都会使用 Hspice 作为仿真引擎，这就迫使读者不得不要了解 Hspice 的使用方法，甚至可能抛开 SigXP，直接使用 Hspice 作为高速设计分析的工具。
通过上面的讲述，相信读者已经能够根据自己的设计要求，在这个实例的基础上进行仿真分析了。在使用过程中，还有一点需要读者注意，由于通道分析的功能非常丰富，读者可以设置多种仿真参数，如仿真比特长度、仿真码型、抖动、频偏、占空比失真及串扰等。这使得 SI 工程师能够充分进行各种条件下信道特性的仿真，但是由于通道分析并不包含驱动器和接收器的特性，因此，一般的工作流程是，首先在通道分析中获得一些参数，并需要在确切的驱动和接收器模型下再次仿真以进行验证，以确定这些参数的可信度。图 7-18 是作者使用这个例子，按照类似的参数进行通道分析和加入模型后两种仿真分析的结果对比。

7.4 高速串行信号设计挑战

几年前，数据吞吐率在 3.125 Gbps 的通信系统背板只是停留在少数顶尖通信设备商预研阶段的概念，2.5 Gbps 的 PCI-Express G1 协议也只是售价昂贵的高端通信产品才具备的内部互连总线。而如今，速率高达 5.0 Gbps 的 PCI-Express G2 已是显卡的标准配置，传输能力达 6.25 Gbps 的高速背板已经非常普遍的应用在通信设备上，单对线吞吐率高达 12 Gbps 的串行总线也即将变为现实。

目前，大多数的系统背板中采用的是 3.125 Gbps 或者 6.25 Gbps 的串行链路进行数据交换。随着差分信号技术会继续向驱动高达 10 Gbps 及以上单线数据的传输方向发展，迫使设备供应商们不断提供高性能的系统设备。然而信号速率的大幅度提升带来的设计成本和风险也越来越突出，设备供应商们不得不在高性能产出和高成本投入的巨大压力之间寻求平衡。也正是因为具有这样的现实，才使得我们高速设计工程师和 SI 工程师有了继续生存的空间。然而只有紧跟技术发展趋势，掌握高速系统设计技能并不断得到提高，才能够在这个空间中生存，在日新月异的技术发展潮流中立于不败之地。

如果说 33MHz 的 PCI 总线的出现是并行总线设计的分水岭，那么在作者看来，5 Gbps 以上的系统设计就是高速差分信号设计的分水岭。很多具有丰富的 2.5 Gbps 和 3.125 Gbps 设计经验的工程师，在设计第一个 5 Gbps 以上的系统时候都有同样的感觉，那就是原来的设计经验和规则好像不适用了，按照原来的经验和规则设计出的 5 Gbps 系统完全不能工作，而且找不到任何原因。确实，随着差分信号的速率达到 5 Gbps 以上，信号的完整性更加难以控制，信道衰减、反射、码间干扰，以及相邻信号的耦合串扰等都是高速系统所面临的挑战。

然而，任何现象发生的背后都有它的本质，正如本书中阐述信号完整性的方法学中所讲到的，在众多的信号完整性问题中，处理好单个信号的完整性问题是解决其他一切问题的出发点，因此在本书中，作者结合自己的实际工作经验来谈谈如何处理 5 Gbps 以上的高速信号完整性设计中所遇到的问题。由于目前各个 IC 厂家及设备商对于 5 Gbps 以上的芯片和系统设计都是严格保密的，因此本书的内容没有办法用实例的方式给读者展示，但是单纯从对信号完整性原理和高频信号传输理论的讨论中，我们还是能够得到一些实用的方法指导。

在高于 5 Gbps 的信号完整性设计中，PCB 工程师和 SI 工程师所面临的挑战主要有以下几个方面。

• 有损传输线和 PCB 材料的选择；

• 高速差分线的布线和匹配设计；

• 高速差分线的过孔设计；

• 高速差分线间的串扰分析；

• 高速差分信号的加重和均衡技术。

根据作者的经验，对于高速设计来讲，这些挑战中每一项都是关键任务，没有哪个因素比其他因素更具有特殊性和更高的优先级。因此，在实际工作中，要对这些问题逐一解决，而且在处理其中某个环节时，不能破坏其他设计因素已经具有的信号完整性。

下面，我们逐一对这些设计挑战进行分析，探讨在 5 Gbps 以上的高速信号设计过程中应如何合理处理这些问题，以保证系统安全稳定地工作。

7.4.1 有损传输线和 PCB 材料的选择

我们知道，在当前的 PCB 技术下，传输介质中的损耗主要来自两个方面，一个是介电损耗，一个是金属导体损耗。其中，介电损耗是由 PCB 板材的电介质损耗所引起的，且随频率线性增加。在较高频率下，介电损耗便成为一个较严重的问题。同时，随着频率的增加，趋肤效应也变得更加明显，大部分电流将集中于外层导体上，由趋肤效应所引起的损耗与频率的平方根、走线的宽度和高度成正比。

因此在低频下我们认为的“无损”传输线，在高频下就成为了有损传输线。这些损耗不仅降低信号的幅度而且还减慢信号的边缘速度，进而造成信号发散及抖动容限较差。如图 7-19 所示是普通 FR4 材料的 PCB 板材随信号频率的增加，不同长度走线的损耗情况。从图中可以看到，信号频率高于 5Gbps 后，损耗将是 3Gbps 的两倍。

对于这个设计中的不利因素，作为 PCB 设计工程师和 SI 工程师有解决办法么？或者说可以选择新的设计材料么？很遗憾，答案是没有！尽管我们知道目前有一些特殊的 PCB 基材，如铝质和陶瓷基材，但是由于其昂贵的价格，限制了其使用范围。而且目前大部分的设备供应商出于保护现有生产工艺流程和生产设备投资的目的下，仍然在很长的时间内采用 FR4 材料。

因此，对于 PCB 和 SI 工程师而言，想通过改换设计材料解决高速设计问题在近期内几乎是不可能的。我们还不得不继续使用 FR4 作为设计的主材料，在认清并忍受高频信号带来的损耗现状的情况下，去寻找其他的解决途径。

7.4.2 高频差分信号的布线和匹配设计

大于 5 Gbps 的高速差分信号对于扰和抖动等都很敏感，因此在设计高速差分信号线布线时，应尽量选用性能良好的微带线和带状线，在整个信号通路上保持一致的阻抗特性。对差分信号线进行布线之前，必须定义好叠层结构，并使用仿真软件，甚至电磁场仿真软件对布线结构进行仿真确认，以保证严格的阻抗控制。

由于传输的差分信号频率很高，两根差分信号线必须在长度上尽量匹配，长度失配会产生共模噪声和辐射，严重的失配会产生抖动（Jitter）和不可预知的时序问题。以 6.25 Gbps 差分信号来讲，其码元时间长度仅为 160ps，而 FR4 PCB 线路中微带线上的信号大概以每英寸 180ps 的速度传送，因此 50mil 的布线差别就会导致大约 9ps 的时序偏移，因此原来在低频差分布线中可以接受的 50mil 非耦合长度，在高于 5 Gbps 的设计中就会带来时序问题。保持严格的长度匹配，是高速差分布线的首要任务。如图 7-20 所示，上图是在低频的差分布线中可以接受的情况，但是对于高频的差分信号布线，则必须采用下图的布线结构。

除保持长度耦合控制之外，在对高速差分信号进行布线时尤其要注意所有的信号线路都必须有一个完整的参考面。在低频的差分线布线中，有时还可以使差分线对跨越被分割的参考平面，或者通过过孔转移到其他的参考平面。允许这样做的原因是差分线对中的电磁波能量大部分被控制在耦合的差分线对之间，参考平面的转换对其性能影响不大。而在高于 5 Gbps 的信号中，高频的辐射损耗本身就比较严重，那么就不能再按照低频差分线的布线方式来处理，在整个高频差分线的布线路径中，必须要严格保持完整并且一致的参考平面。如果串行线路必须换层，或者在连接接插件附近，就必须注意应当保证有一个完整的电流回路路径。具体做法是，在两个参考平面间跨接一个 0.01μF 的电容，并且使其靠近信号换层处的过孔或者连接器管脚处。有兴趣的读者可以使用电磁场仿真软件，研究高速差分信号的回流路径来理解这个问题。

在高速差分信号布线中还必须解决终端阻抗匹配问题。具体采用什么样的匹配机制，需要详细理解驱动器和接收器的设计要求。对于各种匹配机制的原理和作用，请读者参考本书中 3.3 节内容。

7.4.3 过孔的 Stub 效应

在高速串行信号中，随着速率的不断提高，由于过孔的影响而引起信号的延迟和畸变越来越不能忽视。有研究证明，同样的一个过孔，由于使用方式的不同而产生的 Stub 效应，对信号的影响差别很大。如图 7-21 所示的两种方式中，当过孔的布线结构没有全部使用过孔的垂直高度时，未使用的部分就会为高速信号带来 Stub 效应。由于 Stub 效应带来的抖动可能会在几个 ps 到几十个 ps 之间，前面已经计算过，对于 6.25 Gbps 的差分信号，其码元长度为 160ps，因此几十个 ps 的抖动对 6.25 Gbps 的信号是完全不能接受的。为此，有些高性能的系统板中要求使用盲孔或者埋孔来实现高速差分信号的互连，但是随之而来的还是设计和生产成本问题。另外一个解决办法就是使用 BackDrill 技术，如图 7-22 所示，在生产过程中，把过孔中没有被信号通路所用的部分去除掉。不管怎样，这些处理方法都无疑增加了成本，所以在设计过程中，充分利用过孔的总长度是减小 Stub 效应的最好方式。

7.4.4 连接器信号分布

高速差分串行技术已经广泛用于芯片、模块及系统之间的互连设计，除了芯片之间的互连，在这些设计中，不可避免地要用到连接器，尤其对于高速通信系统中背板的设计，大量高密度的连接器是进行系统互连的普遍方式。对于 5 Gbps 以上的高速差分信号，无论是研究结果，还是实际设计项目都已经证明，高密度的连接器及背板走线引起的串扰是信号噪声的主要来源。而这一点很多设备供应商还没有意识到由于连接器使用不当而造成的严重后果。

在如图 7-23 所示的一个高密度连接器信号分布图中，左图中信号和隔离地的数量比例为 2：1；差分信号对横向分布，右图中信号和隔离地的数量比例为 1：1，差分信号对斜向对角分布。图中画圈的部分就是一对差分信号，这个图只是高密度连接器上信号分布的一部分。

对于图 7-23 这样的同一个连接器上两种信号分布方式，我们选择相邻的两对差分信号做一下仿真来对比其串扰噪声的结果。仿真结果如图 7-24 所示，从图中可以看到串扰强度有明显的差别。在 6 Gbps 附近 2：1 的 S/P 分布中，串扰强度为-18dB，在 1：1 的 S/P 分布中，串扰强度为-30dB。12dB 意味着 4 倍的强度差异，由此可以看出，高密度连接器上的信号分布方式对信号完整性有非常大的影响。

高密度连接器的信号分布原则同样也可以应用到芯片的管脚分布设计中，如果读者细心的话，可以看到在具有高速差分通信功能的芯片中，I/O 管脚分布并不是随意的，具有一定的规律，都是经过厂商的仿真验证，对相互的串扰进行优化设计的结果。因此，在高速背板设计中，仔细研究并定义信号分布模式也是非常重要的设计环节。

7.4.5 预加重和均衡

在本章 7.2.3 节的内容中，我们讲述了通道特性衰减特性和预加重技术的使用。然而，读者必须清楚的是，预加重只是在发送端对发送数据的电平进行了预处理，通俗一点说就是在时域对信号的高频分量进行了加强，在某种程度上抵消了信道的衰减。而这种高频分量在使用时域的预加重技术时，并没有仔细考虑信道的传输特性，仅仅是通过信道的码流跟踪分析，从有限的几个加重级别中，选择一个看起来能够让接受端的信号眼图效果比较好的那个预加重设置。因此，可以说预加重技术的使用方法比较直接，也比较盲目，它并没有考虑信道除衰减之外的其他频率特性，比如码间干扰和相速度等问题。那么，在参考模拟通信系统中，对信道特性进行补偿的均衡技术，在高速差分信号系统中，我们同样可以在接收端使用类似的对信道特性进行补偿的均衡技术。

为了让读者能够更加清楚地了解均衡器的使用方法，参照图 7-25 我们来介绍一下均衡器的原理。

在图中我们可以看到，以信号分析的观点，从频域看整个高速差分信号系统的组成结构，包含如下模块。

• 发送器发出的信号：VTx(f)；

• 信道的频响特性：S21(f)；

• 接收均衡器频响特性：HEq(f)；

• 接收器收到的信号：VRx(f)。

按照信号系统的理论，应该有：VRx(f)=VTx(f)·S21(f)·HEq(f)(7.7)

而如果我们经过仔细设计均衡器的特性，使得：HEq(f)=S21^{-1}(f)(7.8)

那么公式(7.7)就可以简化成：

VRx(f)=VTx(f)·S21(f)·S21^{-1}(f)=VTx(f)

也就是说，如果均衡器能够完全补偿信道的各项频率特性，那么在接收端就可以完全复制发送端的信号波形，这就是均衡器的原理。但实际上由于设计技术及成本等因素，使得均衡器的设计并不是那么完美，能够完全补偿信道的损失。实际设计中通常只能保证在某个频段内达到比较理想的效果。如图 7-26 所示，系统总的频响曲线只能保证部分的线性工作区间。

通过以上的分析，我们知道，均衡器的设计依据是信道的频响特性S21(f)，也就是 S 参数。如何去设计均衡器不是本书所关心的内容，但是作为 SI 工程师和高速电路设计工程师，应该有能力根据高速差分系统的设计环境，获得并分析信道 S 参数，然后根据信道特性，对接收均衡器进行适当的设置，以改善整个高速差分系统的性能。因此，掌握均衡器的原理和使用方法，以及对 S 参数的解读是设计 5 Gbps 以上高速差分系统所必备的技能。

事实上，目前很多高速差分收发器的设计厂家都已经在产品中实现了均衡器功能，例如 Xilinx、Altera 和 IBM 等。接收均衡器可以有效地补偿高频信道的失真，增强信号完整性，放宽布线长度的限制。这些信号调节技术延长了标准 FR4 材料的寿命，能支持更高的数据率。由于 FR4 材料中的信号衰减，当系统以 6.25 Gbps 的速率工作时，在没有预加重和均衡技术的辅助下，允许的布线长度被限制在几英寸范围内，而有效的预加重和均衡功能可以将之延长到 40 多英寸，包括带有多个连接器的通信背板。所以用户在设计自己的高速差分系统时，必须提取信道 S 参数，并结合厂商提供的均衡器性能进行评估，以确定所选器件是否能满足要求。

在本书中，还有一点需要说明，在很多场合我们还会经常看到“去加重”这个名词。请读者特别注意，这个去加重和均衡完全是两个概念。有很多人从字面去理解，既然发送端有个预加重，那么去加重就应该是接收端的均衡器，这么理解完全错了！事实上，去加重和预加重是实现信号高频分量增强的两种不同方法，只是人们看事情的角度不同，所以出现了两个名词。就像人们谈论的去耦电容和旁路电容这两个概念一样。参照图 7-13 预加重信号波形所示，相对于基 1 或者基 0 比特串中后续的比特位（即非连串中的第一个比特位），那么加重技术就成为预加重，因为它是对第一个比特位的电平增强，而相对于连 1 或者连 0 比特串中的第一个比特位（被电平增强的比特位），后续的其他比特位就是被去加重的比特位。因此，预加重和去加重仅仅是对高频分量进行加重的比特位参考点不同而已，但是，千万不要把去加重等同于均衡技术。

7.4.6 阻抗，还是阻抗

在前面的几个小节中，我们就高速差分信号系统的一些具体设计技术进行了讨论和学习。这些设计技术在低频电路中，甚至在小于 3.125 Gbps 的差分系统设计中有时会被忽略掉，然而在高于 5 Gbps 的系统中，任何一点失误都可能导致整个设计的失败，因此有人说(Howard W.Johnson 在写给一个工程师的信里提到)：“在 5 Gbps 以上的系统设计中，再怎么仔细都不过分！……要想尽一切办法保证整个信号路径上的阻抗连续性。”虽然以上这些技术都是为优化信号传输性能所采取的有效措施，但是作为 SI 工程师，我们不能忘记一个根本原则，那就是只有做好信号本身的完整性，然后才可以去关心其他的干扰因素。因此，本节就信号本身的阻抗连续性设计技术进行一些说明。

做过差分信号设计的工程师都清楚，大部分的高速差分信号，为了系统间互连的需求，都要通过 AC 耦合电容来建立传输路径，如图 7-27 所示，在驱动器和接收器之间建立的是交流耦合路径。

图 7-27 的差分电路结构非常简单，以至于很多工程师在做高速差分信号设计时根本没有考虑到这样简单的传输路径还会存在阻抗不连续的问题。事实上，在图 7-27 中，对于传输线的阻抗控制大家都已经很熟悉了，但是请不要忽略，整个传输路径包含耦合电容。随着信号频率的升高，由于电容体本身带来的阻抗不连续也成为一个需要关注的问题。根据 Simberian Inc 公司的研究表明，在一个 0402 封装的 AC 耦合电容中，由于电容的阻抗不连续性而带来的反射损耗，在 5 GHz 频率下可达-20dB。如图 7-28 中间的曲线所示，此结果参考于 Simberian 公司的技术文档。

然而在高速差分电路设计中，耦合电容是必不可少的，那么如何解决由耦合电容带来的阻抗不连续问题。我们先来思考一下，电容造成阻抗不连续性的问题来自哪里？参考图 7-28 左面的电路结构，从信号的通路可知，当信号从驱动器发出后，将沿着传输线向前传输，在这个过程中，如果传输线的参数控制得好的话，不会出现阻抗不连续问题。只有当信号传输到电容时，需要从电容体上通过，那么电容作为导体，它和传输线使用的是同一个参考平面，可是电容的面积（或者说电容体宽度）通常要比传输线大得多，如果传输线宽度是 6mil 的话，那么 0402 封装的电容体宽度为 20mil 左右，加上焊盘的长度可达 60mil。这样，在电容体周围，电容和参考平面间就形成了一个比较大的传输线，从而形成了容性低阻抗的特性，这就是电容体引入的阻抗不连续性的根本原因。理解了这个原因，那么我们就可以采取相应的措施来改善电容周围的阻抗特性。通常的做法是，挖空电容体下面的参考平面，减小电容体和参考平面之间的容性耦合。经过这样的处理之后，我们再看图 7-28 中最下面的反射损耗曲线，这时可以发现，反射损耗减低到-50dB。这说明对耦合电容的参考平面进行挖空处理，是改善电容传输阻抗的有效方法。同样的道理，采用小封装尺寸的电容，也是有效解决此类问题的通用途径。

除此之外，对于高速差分信号所经历的路径上的所有元素，都要考虑其阻抗特性。例如，我们通常也使用 SMA 连接器作为高速差分信号的输入和输出接口，那么对于 SMA 连接器也存在于整个信号通路上，从阻抗连续性的观点考虑，也必须对 SMA 的阻抗特性加以研究和优化。通常的做法是，在 SMA 连接器的周围打几个连接参考平面的过孔，使得信号从板接近于传输线的阻抗，从而保证阻抗连续性。过孔的具体尺寸和分布需要通过使用仿真软件进行确定。

总之，对于高于 5 Gbps 的高速差分信号系统的设计，“再怎么仔细都不过分！”。但是面对各种各样需要考虑和解决的设计问题，还是要依据我们做信号完整性的根本原则，那就是“先做好单个信号自身的完整性问题，然后再去考虑串扰、电源等其他问题”。这个道理说起来简单，但还需要读者经过实践的锻炼把它作为固定的思维习惯和工作方法。

7.4.7 6 Gbps，12 Gbps！然后

至此，在前面的几章中，我们介绍了通用高速电路设计的方法和原则，以及如何完成一个具体的设计。在本章中的前半部分，我们又介绍了在高于 5 Gbps 的高速差分系统设计中，应该注意的一些问题。正如我们所看到的，不到五年的时间，差分信号速率从 3.125Gbps 发展到现在的 6.25Gbps，在两年的时间中，又有少数尖端设备厂商已经开始了 12 Gbps 系统的设计和研究。发展的需求加上利益的驱使，必然使信号速度越来越快。12 Gbps 不再是梦想，20 Gbps 也不会是神话！Intel 和 IBM 都在积极研究硅光技术，就是在硅片中产生光信号，用光信号传输取代目前的电传输模式，目前已经取得了一些进展，一旦这个技术普及应用，由于芯片本身的信号吞吐能力急剧膨胀，必然使得 PCB 板级，系统级的互连数据速率跟着提升。

从技术发展和市场需求两个角度看，基于 5 Gbps 和 6 Gbps 技术的系统设计和需求还会保持相当长的一段时间。面向路由器、以太网交换机及存储系统的供应商们正面临众多挑战，他们还必须保护其客户在原有机房、设备上的投资，同时还必须采用新的技术来支持更高的性能及提供更新服务。因此作为 PCB 设计工程师和 SI 工程师，我们应该充满信心，在发挥现有技术的同时，充分利用这段时间，学习和掌握新的设计技术和方法，以适应即将到来的新技术的挑战。学习不仅应对新技术理论进行学习，作为工程师，更重要的是在实践中学习，在不断的实践中总结和积累经验。

7.5 5Gbps 以上的高速差分串行信号仿真和 IBIS-AMI 模型

7.5.1 5 Gbps 以上的高速差分串行信号仿真

正如上一节的内容所讲，随着串行信号的速率不断提升，不论是器件厂商还是系统设计者，都要面临高速差分信号设计所带来的设计挑战。

从系统设计工程师的角度讲，在实现 5 Gbps 以上的差分系统设计过程中，应该更加小心地对待设计过程中的每一个细节，在任何一点设计失误和疏忽对于 5 Gbps 以上的差分系统性能来说都是不能允许的。虽然在上一节中，我们介绍了很多实用可行的设计方法和技巧，然而这些方法技巧的实施是和设计者的能力密切相关的，在实施的过程中，会随着具体的情况发生变化，系统的性能得不到一致性的保证。因此我们更需要的是，一种一致性的设计保证，而这种一致性的设计保障只能来自于精确的仿真技术。

同样，对于器件厂商而言，虽然有能力不断推出更高速度的差分行芯片，也采用了一些先进的信号处理技术，比如加重和信道均衡技术，来优化高速差分信号的传输和接收质量，然而这些技术的使用也在实践中随具体应用环境的不同而采用了不同的策略。因此，作为器件厂商而言，为了让设计者能够结合实际的设计环境，正确使用这些信号处理技术，也应该提供相应的器件模型，使得设计者能够进行完整的高速差分信号仿真。

虽然在前面的章节中，我们也介绍了一些器件厂商通过提供 Design Kit 的方式来帮助系统设计者面对高速串行系统的设计挑战。然而，在 5 Gbps 以上的高速差分系统设计中，传统的仿真方式和方法已经不能满足要求。具体表现在以下几个方面。

• 通常，器件厂商以加重的 SPICE 模型方式来提供仿真模型。但是，随着差分信号速率的大幅度提高，需要仿真的数据量也成倍增加，这种加重 SPICE 模型的仿真速度会很慢。甚至在一个大的（多通道）高速差分系统设计中的仿真时间不可接受。

• 差分信号速率的提高，使得信道特性变得更加复杂。对信号传输质量的优化，也不仅仅是几个（预）加重参数和简单的均衡就能达到要求的。对于高速差分信道，要依据每个信道的频率特性，调整相应的加重和均衡参数，对每一个信道进行单独优化，这就需要对仿真模型本身有精确的参数控制。而目前，几乎所有厂商的高速串行器件，其加重和均衡的参数设置都比较复杂，有时需要经过几次的仿真实验，才能够得到一组比较可靠的参数设置，这也是加密的 SPICE 模型所不能做到的。

• 目前，各器件厂商所提供的 Design Kit，都是基于自己的产品所做的仿真环境。而作为系统用户，有权利选择来自不同厂商的驱动芯片和接收芯片，但是这在仿真时会遇到一定的麻烦，来自不同厂商提供的 Design Kit 有时不能很好地结合在一起工作。

• 参照图 7-29 所示，对于 Gbps 以上的串行差分通信系统，其系统性能不仅取决于信道特性，而且和驱动器及接收器所采用的信号处理方法密切相关。因此，对 Gbps 以上的串行差分性能分析，应该包括信道特性及经过两端的信号处理算法之后的信号质量。也就是说，此时我们关心的是从驱动芯片的内部锁存器输出的信号到达接收器的数据锁存器，整个路径上的信号质量。而传统的仿真工具提供给我们的只是达到接收器芯片管脚处的信号质量，这对评估高速串行差分信号的质量显然是不合适的。

7.5.2 IBIS-AMI 模型

正是由于传统的仿真方法，在面对高速串行差分信号时存在以上的缺点，因此需要开发一种新的模型，这种模型不仅要继承传统仿真模型的优点，也要能够适应高速串行差分系统的仿真需求，具体说明如下。

• 适合高速信号仿真，仿真数据量大、计算速度快；

• 可控性好，由于高速串行信号的仿真比较复杂，因此要求仿真模型能够为用户提供方便的参数控制接口，以适应不同环境的设计要求；

• 通用性好，不同器件厂商提供的仿真模型能够按照统一的标准，在统一的环境下进行联合仿真，并且不同厂商的仿真模型能够被不同的仿真器使用；

• 为了保护器件厂商的知识产权，仿真模型的保密封装性要好，不能泄露器件的内部技术信息，这一点和传统的加密 SPICE 模型的要求是一致的。

基于这些要求，由一些 EDA、半导体和系统厂商联合开发了一种名为 IBIS 算法模型接口标准（IBIS Algorithmic Modeling Interface，IBIS-AMI），于 2008 年 8 月，在 IBIS 5.0 版本中正式发布。到目前为止，已经有一些 EDA 和半导体厂商推出了基于 IBIS-AMI 的仿真软件和器件模型，在一些高端产品的设计中发挥了巨大的作用。因此，作为高速串行信号系统的设计工程师，必须要了解这种模型的原理和使用方法。

参照图 7-29 所示，IBIS-AMI 模型要完成的是对完整信道的仿真分析，从而决定数字信号从发送端的缓冲器发出，到接收器的数据缓冲器之间，整个信号通路的性能。这个完整通道包含了两个部分。

• 数字通路部分，包含发送端的加重电路和接收端的时钟恢复 CDR 电路及均衡器；

• 模拟通路部分，包含发送器输出管脚和接收器接收管脚之间的所有互连电路。

这两部分信号通路的分析方法是不一样的。对于数字通路部分，需要的是信号处理算法；而对于模拟通路部分，首先需要对信号通路进行特征分析，这个特征分析就是用模拟电路的脉冲激励方法获得信道末端的脉冲激励响应，然后和发送端加重处理后的信号进行卷积来计算数字信号通过模拟信道后的响应。

基于对信道的这种抽象和分析，IBIS-AMI 模型相应地也分为两个部分，一部分为模拟模型 Analog Model，这部分内容作为模拟信道的一部分（包括发送电路和接收电路，以及芯片管脚封装特性等），通常以 S 参数的形式直接写在 IBIS 文件中。而算法模型部分，是高速串行器件的核心，为保护器件厂商的知识产权信息，算法模型以二进制可执行代码方式提供，在 Windows 环境中就是 DLL 文件，用户需要在真实环境中正确设置算法文件的路径，否则会在仿真执行过程中出现错误。

IBIS-AMI 模型的出现，极大地提高了高速串行差分系统设计的可靠性和有效性。其仿真精度可以和 SPICE 模型相比拟，但是仿真的数据量和速度却大大超过SPICE 模型。目前，越来越多的器件厂商开始提供 IBIS-AMI 模型，在用户购买器件的同时，也会获得相关的 IBIS-AMI 模型或者 Design Kit。相应地，EDA 厂商也推出了支持 IBIS-AMI 模型的仿真工具，比如 Agilent 公司的 ADS、SiSoft 公司的 Quantum-SI，以及 Cadence 公司的 SigXplore 等。

读者不用担心 IBIS-AMI 模型的使用，了解了 IBIS-AMI 模型的原理，很容易在仿真软件中使用，和普通的 IBIS 模型没有本质区别，只是注意在算法使用中理解各参数所代表的实际意义，然后就可以进行有效的仿真了。

7.6 抖动（Jitter）

随着串行信号的速率不断提升，传统上依靠研究单个 0，1 比特传输特性的方法，已经不足以说明通信系统的质量。一方面，对于 GHz 以上的串行信号传输，由于信道编码具有纠错和检错能力，因此单个比特位的传输质量错误不足以代表整个系统特性，因此需要大量的统计数据作为系统特性分析依据；另一方面，对于 GHz 以上的信号系统，整个系统实质上是一个高速模拟信号的通路，在这个系统中任何一点上的传输特性都直接影响系统的性能，因此也需要用研究模拟电路的统计学方法来对待高速串行信号系统。

由于高速串行系统对噪声的高度敏感性，使得设计一个高质量的高速串行系统非常具有挑战性。即使在设计过程中非常小心，也难以确定最后设计出的系统能够满足预期的性能需求。因此，在高速串行系统的设计和调试中，Jitter 成为衡量高速串行系统性能的重要指标。Jitter 的测量和分析是进行系统调试和优化的重要方法。通过对 Jitter 的分析，可以对影响系统性能的原因快速定位。

本节介绍如何通过对 Jitter 成分的分析来衡量高速串行系统的通信性能，从 Jitter 组成中分离并确定系统中存在的影响性能的因素，为系统设计和调试提供指导方向和依据。

作者在此郑重声明：本节中关于 Jitter 的分析方法并非作者原创，而是译自 Agilent 公司的一篇应用技术文章《Finding Sources of Jitter with Real-Time Jitter Analysis》，原作者 Johnnie Hancock。在众多的介绍抖动测量的技术文章中，作者认为这篇文章结构清晰流畅，内容翔实完整，对于实际工作有比较大的指导价值，推荐给各位读者。原文为英文版本，如果读者有能力，还是推荐读原文，以对比理解。因为在这里，作者翻译的过程中，根据自己的理解，对部分内容进行了调整。

本文从抖动的外在表现形式出发，结合仪器的使用，着重于对抖动的来源进行分析和测量，并没有过多介绍抖动内在物理参数的数学理论分析，对于这部分内容，可以参照本文的姊妹篇《Measuring Jitter in Digital Systems—AN1448-1》。

另外，本节只摘取了原文中一半的内容：Jitter 的理论分析部分。原文中的另外一部分是结合 Agilent 仪器的使用对 Jitter 进行实际的分析和测量，请感兴趣的读者参考原文阅读。或者可以网上搜索作者的全部译文《Jitter 寻根溯源.pdf》，免费下载。

7.6.1 认识抖动（Jitter）

抖动就是信号相对于其理想时间位置的偏离。传统上，对抖动的测量就是依靠示波器上的眼图采样，如图 7-30 所示。从这个合成的眼图上来看，也许你会认为抖动的最坏情况就是眼图中的信号上升沿/下降沿的宽度。或者你会认为被测量信号都是在同样的范围内抖动着，然而这些猜测很可能是不正确的。

抖动的构成比较复杂，由确定性抖动（以下简称 DJ）和随机性抖动（以下简称 RJ）两大部分组成。RJ 在理论上是无界的，呈高斯分布。简单讲，无界就是如果你测量的时间足够长，那么抖动的峰峰值理论上是无限大的。从这个意义上讲，你任何时候测量到的眼图都不是“最坏”情况，因为不可能进行无限长时间的测量。如果在系统中只具有 RJ 成分，那么眼图的上升沿和下降沿应该具有同样的定时误差特性。

DJ 是有界的，并且 DJ 并不遵循任何可预期的分布。DJ 由一些其他成分构成，通常是由于高速设计时的系统错误引起。正是由于这个原因，DJ 通常又被称为系统抖动。如果你能观察信号中的每个边沿，你可以看到这些边沿是同时对时间错误（也就是抖动）产生影响的。依赖于不同的数据模式，相对于信号的理想时间位置，有些信号的边沿总是向右偏移（或称为正向时间错误，positive timing error），而有些信号的边沿却总是向左偏移（负向时间错误，negative timing error），RJ 会在 DJ 的基础上使得这些信号边沿随机抖动。

根据眼图，你可以快速判断系统中的抖动是由 DJ 还是由 RJ 主导，或者是这两种抖动的共同作用。使用可变余晖或者色彩分级示波器，你可以在眼图中观察到由于长余辉留下的一些明亮的轨迹。参看图 7-30，可以看到一些明显的明亮轨迹（译者注：无论是上升沿还是下降沿，都有两条高亮的信号轨迹）。这就意味着在这个系统中，存在确定性抖动 DJ。这些高亮轨迹分布在信号边沿的不同位置上，实时示波器能够让我们逐个观察到这些信号的边沿。

另外的一个来确定 RJ 和 DJ 的方法是使用示波器的直方图功能。图 7-30 中下方的直方图可以告诉我们，这个边沿分布情况来源于 RJ 和 DJ 的共同作用。如果概率分布函数 Probability Distribution Function(PDF)是高斯分布（典型的钟形曲线），那么系统中主要由 RJ 构成。图 7-30 中的下图，这种双模（Bi-modal）曲线分布预示着系统中存在明显的 DJ 成分。

7.6.2 实时抖动分析

使用误码测试仪 BERT 和实时的 RJ/DJ 分离技术来测量系统的 TJ，可以知道系统中 Jitter/Timing 设计余度是否满足规范。使用直方图，可以直观地了解系统中的抖动类型和大小，但是这两种测量和观察，都不足以让你知道如何去分辨、观察，以至于如何减小某种抖动成分，这也正是实时示波器存在的原因。使用实时示波器进行抖动分析的一个主要原因是，它能够在一个相对较长的数据流内对每个数据或者时钟脉冲进行采样、存储和分析。实时示波器和抖动分析功能能够对特定的时间相关抖动进行分析，以确定特定的数据或者信号是否对系统抖动构成影响。图 7-31 中描述了实时抖动分析的一种方法，通常称为时间间隔错误 Time Interval Error(TIE)，或者相位抖动测量。

实时示波器首先对要测量的 NRZ 信号进行存储，然后用软件从存储的数据中恢复出理想时钟。基于用户的选择，软件恢复出的理想时钟可以是固定频率的，也可以是在一定频带内摆动的 PLL 类型时钟。然后抖动分析软件采样最佳匹配算法（Best-Fit）来对齐采样数据和理想恢复（或时钟）时钟的边沿。如图 7-31中蓝色的 Clock 信号（第二个波形），就是恢复出来的理想时钟，通常这个时钟是不会在示波器上显示的。它仅仅是示波器计算的一个功能，用来作为 TIE 测量的一个理想时钟参考。

实时示波器中的抖动分析软件通过对比数据边沿和理想时钟边沿的偏移，在指定的判决门限下，进行时间误差测量。对恢复的时钟信号，完成指定判决门限，因为它是理想参考时钟。对所有的采样数据进行测量之后，可以通过三种方式来观察时间误差的测量结果。

在图 7-31 的 Trend 波形中，横轴是示波器的时间轴，纵轴是采样数据和理想时钟之间的时间误差 vs 时间，而 Trend 曲线给出了每个数据时间相关误差的观测结果。在数据依赖抖动分析中，Trend 曲线是分析与特定数据比特位相关的时间误差的有用工具。在周期性抖动 Periodic TIE（以下简称 P）分析中，Trend 曲线可以用来和示波器上的其他信号进行时间相关分析。PJ 的特性将在本文的后部讨论。

注意：图 7-31 中的 Trend 曲线只是示意图，它并不是真正图 7-31 中 Data 波形和 Clock 波形计算出来的。因为根据 Trend 曲线的定义，图 7-31 中的 Trend 曲线是错误的。比如按照图 7-31 的波形，在第一个 Clock 曲线上升沿，Data 波形滞后，Trend 值为正，这个是对的。但是在第四个 Clock 曲线上升沿，Data 波形还是提前于 Clock。Trend 值应该为负，那么 Trend 曲线上应该是个波峰，而不是如图中所示的上升变化。在这个 Trend 曲线中，还有几处类似的错误。作者和 Agilent 的工程师讨论过这个问题，确认这个图只是个示意图，Trend 曲线并不由本图中的 Data 波形和 Clock 波形计算而来。切记！以免误导。

另外一个观察抖动的方法是频域分析。对 TIE 的 Trend 波形进行 FFT 计算可以得到相应的频率分量。在图 7-31 的例子中，Spectrum 曲线即是频率及其对应幅度的表示。频域分析方法对于非相关的 PJ 和数据信号非时间相关的 PJ，非常有帮助。

直方图的方法是显示抖动（包含所有的 TIE 结果）的概率分布，横轴是时间误差值，纵轴是相应的时间误差值出现的次数。实时的直方图结果应该和眼图测量结果中的直方图密切相关，然而，实时采样的数据是由一个信号的多次采集结果构成的。换句话说，你可以观察到抖动在一个采样的分布。进一步，由多个重复的实时采样构成的实时直方图分析能更准确且完整地表达抖动频率分布（注：此处用词有些拗口难懂，可以参考实时示波器和采样示波器的技术文档，弄清楚实时示波器和采样示波器的原理，有助于理解）。

7.6.3 抖动各分量的典型特征

为了更好地解释测量结果和实时抖动分析所用的方法，必须先了解抖动的各个构成部分和特征。仅仅知道 RJ 呈高斯分布，DJ 是非高斯分布是不够的。

正如前面所讲，TJ 是由 DJ 和 RJ 构成。RJ 是无界的，因此 RJ 通常用 RMS（RootMeanSquare，均方根）来衡量。并且 RJ 在分布上是可预期的，其 PDF 通常是高斯分布。然而，RJ 在分布的原因非常复杂，不在本书的讨论范围之内，RJ 通常由半导体的热效应引起，需要对物理学有足够的了解。一个建议是要非常注意系统中的白噪声，随机的白噪声会直接导致随机时间抖动。

DJ 是有界的，因此可以用 Peak-to-Peak 峰峰值来衡量。尽管 DJ 的分布是不可预期的，但是 DJ 的各个构成成分和特征是可预期的。如图 7-32 所示，DJ 通常由占空比失真 Duty Cycle Distortion(DCDCC)，码间干扰 Inter Symbol Interference(ISI)，和周期抖动 PJ 等构成。下面我们将详细讨论 DJ 的各个分量产生的原因和特征。

DCD 的产生有两个基本原因。假设信号发送端的输入数据是完美的，但是由于发送端的判决门限偏离理想位置，那么发送端的输出信号中就会产生占空比失真 DCD，这种失真是输入信号边沿斜率的函数。参考图 7-33 所示，点虚线是理想的输出波形，50%的占空比；绿色实线是判决门限提高后的输出波形，随着判决门限的提高，输出信号的占空比会减小，小于 50%；相反，如果判决门限降低，那么输出信号的占空比就会大于 50%。

这个信号的 TIE 测量结果中，在上升沿会有个正向时间错误，在下降沿会有个负向时间错误，TIE 最后表现出数据信号一半的变化频率。TIE 曲线的相位依赖于信号判决门限是升高还是降低。如果在这个系统中没有其他的抖动源，那么这个 DCD 抖动的峰峰值是个常数。不幸的是，其他的抖动源，如 ISI，通常是存在的，这使得很难分离 DCD 中的各个分量。但是有一个方法，你可以尝试在系统中重复发送 1010……模式的数据。这样可以消除 ISI 分量，从而使得在时域和频域分析 DCD 时更加容易一些。通过对 DCD 的频谱分析，在相当于数据速率一半的频点上应该会出现一个峰值。

产生 DCD 的另外一个原因就是上升沿和下降沿的不对称性。在发送 1010……模式的数据时，如果下降沿相对于上升沿缓慢的话，就会产生一个大于 50%的占空比。相反，如果上升沿相对于下降沿缓慢的话，就会产生一个小于 50%的占空比。尽管本文中没有图形显示这种情况，但是抖动分析结果、TIE 曲线和图 7-33 中的例子是一致的。

码间干扰有时称为数据依赖型抖动，通常是由于发送端或者传输信号的物理介质的带宽有限性引起的。如果减小发送端或者物理介质的传输带宽，信号的上升和下降时间就受到限制，结果对传输信号幅度的改变，这种改变不仅依赖于重复发送的比特位长度，也会依赖于先前的发送信号。进一步，不恰当的终端阻抗，或者物理介质的不连续性都会引起信号反射，从而表现在码间干扰上。尽管我们在文章中会将这两种现象（带宽限制和反射）对码间干扰造成的抖动分开来讨论，但实际上由于反射而引起的波形失真也是带宽受限的一种形式。图 7-34 展示了一种由于带宽受限问题而引起的码间干扰型抖动。

由于传输带宽受限，影响了信号的边沿变化速率，而受到限制的边沿变化速率会引起高速信号的幅度发生变化，信号的幅度发生变化最终会造成信号的传输时间错误。现在让我们进一步来考察一下这个例子。

当发送一个长的连 1 比特串后，信号幅度会达到一个稳定的高电位，如图 7-34 中所示的 A 点。当随后的信号状态变为 0 时，信号需要相对较长的时间才能从高电位达到 0 的判决门限，这样在图中绿色的 Trend 曲线上的 B 点就会有个正向的时间错误，即信号转换时间滞后于理想时间位置。需要注意的是，Trend 曲线上的这个 B 点位置是和信号的状态转换时间对应的。长 1 比特串之后的 0 信号峰值幅度是由两个原因造成衰减的：第一，由于先前的长 1 比特串的存在，使得信号需要更长的时间从相对较高的电平转换到低电平；第二，跟随在 0 之后的 1 信号使得信号在真正到达低电平状态前就开始向相反的方向变化。这样的信号幅度变化就使得 Trend 曲线在随后的 1 比特信号上产生了一个负向时间错误，因为信号用了很短的时间从 0 变成了 1，如图 7-34 中的 C 点所示。

在图 7-34 中的 D 点发生了正向的时间错误，其产生的原因和先前讨论的 B 点情况一样。在一个长 0 比特串后，信号有足够长的时间达到稳定的低电平状态，当信号随后想恢复高电平状态时，它同样需要较长的转换时间，从而产生了一个正向时间错误。

一旦理解了带宽受限对码间干扰型时间错误的影响，就很容易理解由于码间干扰而引起的 Trend 曲线特征，也能理解 Trend 曲线和被测信号的时间相关性。

除了带宽受限，另外一种常见的引起码间干扰的原因是物理介质的阻抗不连续，或者不恰当的终端匹配。如图 7-35 所示，信号的反射会引起信号幅度上的形变。依赖于物理介质的阻抗不连续点之间的距离，一个脉冲所引起的反射会出现在随后一连串信号中的某个比特位上。在图 7-35 中，箭头指示的起止位置就是产生反射信号和反射最终所影响的比特位置。如果反射所引起的信号幅度畸变，恰好发生在靠近或正好是数据状态转换的边沿，那么就会引发一个时间错误。如图 7-35 中 A 点所示，当反射发生位置靠近信号状态转换边沿，引起信号幅度的负向衰减，那么就会使信号有较短的距离进行状态转换，从而引发一个负向时间错误。而如果反射引起信号状态的增强，那么信号就会用更长的时间进行状态转换，从而引发一个正向的时间错误，如图 7-35 中的 B 点所示。所以，由于信号反射而引起的码间干扰是很难区分和识别的。不管怎样，如果你的系统中有信号反射问题，也就意味着系统中存在带宽问题。

周期性抖动 PJ 通常是由于交叉耦合或者 EMI 问题引起的，可能和信号相关，也可能和信号非相关。一个和信号非相关的 PJ 例子就是系统中的开关电源切换信号耦合到数据或者系统的时钟信号中。因为开关电源切换信号是在一个不同的时钟域上，信号和数据或者系统时钟是无关的，所以这种情况被认为是非相关周期抖动。如果周期性抖动是由于周边同时钟域或者相同频率的信号耦合引起的，那么这样的周期性抖动就是相关的周期性抖动。

图 7-36 给出了一个容性耦合的例子，入侵信号是最上面的那条曲线，耦合到中间的高速串行信号当中。这种耦合明显引起信号幅度的变化。类似于由于反射引起的码间干扰的例子，如果这种幅度的变化发生在信号转换的边沿，那么同样会引起时间错误。