什么是信号完整性？
1.1 什么是信号完整性？
在数字电路出现之前，使用电阻、电容、电感、晶体管等模拟元器件搭建电路，那时的电路非常容易受干扰，电路设计难度也很大。随着数字信号处理理论的发展和数字电路的出现，广泛使用数字电路来实现各种功能，设计出的产品不再像模拟产品那样易受干扰，电路的设计难度也大大下降。数字化产品中，使用“0”、“1”构成的二进制码流来传递信息，二进制代码“0”和“1”通过高低电平来表示，这种方式极大地提高了产品的抗噪声性能。在时钟频率为kHz或仅有几十MHz的低速时代，工程师的主要精力集中在电路功能和逻辑的设计上，不再考虑噪声的影响，认为“0”、“1”码流能准确无误地传输到接收端，并被接收端准确无误地判断出来。相当长的一段时期内，电路设计工程师在这种“假设前提”下都能很好地完成设计工作。
随着电路工作频率不断提高，使用同样的设计方法设计出的产品却出现很多问题。电路设计工程师不得不去考虑“0”、“1”码流是否被准确无误地传输到接收端，接收端是否能准确无误地判断出来。当电路工作频率很高时，“假设前提”崩溃了。“0”、“1”码是通过电压或电流波形来传递的，尽管信息是数字的，但是承载这些信息的电压或电流波形却是模拟的，噪声、损耗、供电的不稳定等多种因素都会使电压或电流波形发生畸变，如果畸变严重到一定程度，接收器就可能错误判断发送器输出的“0”、“1”码，这就是信号完整性问题。
广义上讲，信号完整性（SignalIntegrity，SI）包括由于互连、电源、器件等引起的所有信号质量及延时等问题。图1-1是一个一发多收互连结构中一个接收器接收到的信号波形，尽管还能大致看出哪个是“0”哪个是“1”，但是信号波形有很严重的畸变，信号边沿不单调使信号超过高电平门限的时间窗口减小，在信号速率很高时可能产生时序问题。
图1-2是一个点对点时钟信号经过5英寸长互连线后，接收芯片接收到的时钟波形，上升边沿不单调，对于上升沿触发采样的电路来说，这个时钟信号波形有可能导致对同一个数据的二次采样，最终可能造成电路逻辑功能的混乱。图1-3是一个3.25G差分信号由于电源不稳定而引起的接收端眼图模糊，这会造成信号传输的误码率大大增加。
这些例子都是信号完整性问题，实际的电路设计中，类似这些现象随处可见，如果不采取适当的改进措施，可能导致电路无法正常工作。高速电路中，低速时代的“假设前提”不再适用，信号完整性问题必须受到足够的重视，否则，失效的风险将大大增加。
1.2 SI问题的根源：
信号完整性问题和很多因素有关，频率提高、上升时间减小、摆幅降低、互连通道不理想、供电环境恶劣、通道之间延时不一致等都可能导致信号完整性问题。但究其根源，主要是信号上升时间减小了。上升时间越小，信号中包含的高频成分就越多，高频分量和通道间相互作用就可能使信号产生严重的畸变。图1-4比较了相同的互连电路中上升时间分别为500ps和2ns时的信号波形，500ps上升时间的信号振铃更加严重。图1-5比较了两种上升时间情况下来自于邻近线的干扰，上升时间为500ps时干扰更大。
一方面，陡峭的上升沿使信号完整性问题更加严重，另一方面，芯片生产工艺的改进使信号的上升时间越来越短，也导致信号完整性问题更加突出。目前已经出现了28nm工艺，晶体管沟道长度大大缩短，晶体管开关时间更短，这也意味着信号上升时间的缩短。芯片制造厂商为了降低成本、提高产量，采用标准化的生产方法，即使是时钟速率很低的器件也可能采用先进的生产工艺加工，这直接导致了低速的信号也可能产生严重的信号完整性问题。
电路时钟频率提高，要求信号上升时间缩短，客观上导致信号完整性问题更加严重。
时钟频率的提高使可用时间窗口缩短，对噪声的容忍度下降，同样的噪声在低速电路中可能不会出现问题，但在高速电路中可能就会产生很大影响，信号完整性问题就更容易突显出来。时钟频率提高还伴随着信号摆幅的下降，噪声余量也会因此减小。低速时代常见的信号摆幅是5V和3.3V，而目前的10G高速互连中，信号摆幅已降低到800mV左右，信号对噪声更加敏感，信号完整性问题也变得尤其明显。互连通道、芯片接口电路、电源等工作环境稍有瑕疵就会严重影响信号的正常传输。
总之，信号完整性问题的根源在于信号上升时间减小导致高频成分增多，而其他众多的影响因素则加剧了信号完整性问题。
1.3 新的设计方法：
传统的电路设计方法通常先进行电路调试，调试过程中通过测试发现问题，然后重新改版再次加工调试，即所谓“试错”方式。这种方法不但开发周期长，而且成本很高，有时出现的问题可能需要多次改版才能解决。在当前激烈的市场竞争下，先上市的产品有更多的机会获得更大的市场份额，缩短产品开发周期越来越重要，设备生产商都在努力提高一版成功率。因而需要一种新的设计方法来大幅度地加快开发进度，尽可能早地预见并消除可能出现的信号完整性问题。随着软件工具的不断完善，产品设计过程中提前对信号完整性问题进行预防成为可能，由此也出现了一种新的设计方法，主要包括以下几个步骤：
- 掌握信号完整性问题的相关知识。
- ·系统设计阶段采用规避信号完整性风险的设计方案，搭建稳健的系统构架。
- ·对目标电路板上的信号进行分类，识别潜在的SI风险，确定SI设计的总体原则。
- ·在原理图阶段，按照一定的方法对部分问题提前进行SI设 计。
- ·PCB布线阶段使用仿真工具量化信号的各项性能指标，制定详细SI设计规则。
- ·PCB布线结束后使用仿真工具验证信号电源等网络的各项性能指标，并适当修改。
新的设计方法对电路设计工程师提出了更多的要求，电路设计工程师不但要掌握电路原理及逻辑功能，还要具有信号完整性的相关知识。对信号完整性知识掌握得越多，设计的风险就越小，一次成功的可能性就越大。新的设计方法中，各个阶段都包含了SI设计环节，经过几个设计周期的循环后，这种方法的优势就会极大地体现出来。尤其是在产品升 级换代的过程中，由于产品设计的继承性，很多SI问题以及解决方案都已经有了一定的积 累，以此为基础，一板成功率可以得到极大的提高。
1 . 4 S I 设 计 的 难 点：
很多因素都会影响信号质量中的各种特性：幅度、噪声、边沿、延时等。SI设计的任 务就是识别出这些因素，减轻这些因素的影响，尽可能地保证信号特性满足工程要求。
SI设计的难点之一在于影响信号质量的因素非常多，这些因素有时又互相依赖、互相 影响、交叉在一起，抑制了某一因素的影响可能又导致了其他方面因素的恶化，很多时候 让工程师处于左右为难、进退维谷的困境。因此，需要对各种因素反复权衡，做出系统化 的综合考虑，这需要大量的SI知识作为支撑。
另一方面，有些影响信号传输的因素是可控的，而有些是不可控的。比如，板级设计中，工程师对所用芯片的具体性能并不完全了解，对芯片能够承受多大的环境压力并不清 楚，一般情况下也不具备条件对芯片的各方面性能全面摸底测试。以目前工业界的发展来 看，对设计的支持还有待进一步完善，仿真模型有时仅仅反映芯片的某一方面性能，并不能 完全反映芯片的整体性能，这就给SI设计决策带来一定的困难。对有些问题（比如，同步开关噪声)，很难得到芯片级的仿真模型，导致无法评估，这种情况下如何权衡决策也是SI 设计的难点之一。
1.5 SI设计的误区：
有一些广泛存在的关于SI设计的认识误区，这些误区往往导致方向性的错误，在错误观念的指引下，尽管很努力，但成效甚微，事倍功半。接下来简单说明几个共性的问题。
1. 误区1：认为只要跟着设计流程做，就可以做好SI设计
对于企业来说，为了规范产品开发活动，流程的确很重要。但是流程无法解决SI设计中的具体技术问题。下面从技术角度给出一个简单的板级SI设计流程。
1）普查单板中有哪些关键信号及各个信号的性质。
2）识别并确定容易出问题的信号。
3）确定改进信号质量的方向。
4）了解IOBUFFER的特点。
5）SI前仿真确定总体设计方案。
6）PCB布局布线。
7）SI后仿真进行问题评估。
8）调整设计方案及设计参数，进一步仿真优化。
上述流程约束了设计的大体步骤，把SI设计渗透到开发的各个环节，这的确可以降低单板开发的风险，但是无法涵盖SI设计中的众多细节问题，细节问题该如何解决是流程无 法规定的。了解信号的性质、确定敏感信号、确定改进信号质量的方向等，需要了解不同性质信号的要求，关键点在于分清是“电平”有效信号还是“边沿”有效信号。对于电平有效信号（如地址数据等）我们关注的是时间窗口的宽度，可以容忍适度的幅度噪声，边沿是否单调不是关注的重点。而对于边沿有效信号（时钟或其他触发信号等）我们关注的是边沿的单调性，高低电平处的噪声不是关注的重点。当然幅度噪声也不能太大，以免损坏器件。其他诸如：前仿真确定互连方案，那么多信号，前仿真该关注哪个？后仿真验证信号质量，哪些要严格看管，哪些大概看看就可以？调整设计方案和设计参数，根据什么调 整，优化哪个指标，采取什么措施？所有这些都需要具体的SI知识来解决，流程是无法涵 盖的。SI设计非常灵活，具体的SI措施体现了工程师的智慧，充满了创造性。SI设计更像 一种“理性的艺术”，硬性的规定无法得到好的SI设计。
2. 误区2：没有针对性，不分轻重
有一部分人认为，无论是什么样的电路板，只要把能想到的全都做了，就不会有问题。 问题是：有可能把涵盖所有问题的解决方法都用在一块电路板上吗？SI问题纷繁复杂，到 哪里去找这样一个庞大的库，即使有，又有多大的适应性？不同性质的信号关注的重点不 一样，对于吉赫以上的高速串行信号非常关注通道中的互连线、过孔、连接器等结构的优 化，这些措施用在只有几兆赫的普通信号上就完全没有必要。时钟信号由于要考虑频谱和 相噪，非常关注电源的质量，要求也会很严格，如此严格的要求用在普通的局部总线上同样 没必要。产品设计不但要考虑性能，成本和可实现性也同样重要，要求过严可能最终无法实现或成本过高，要求过松可能达不到性能要求。因此，要根据信号性质进行有针对性的 SI设计。
3. 误区3：盲从于设计规则
很容易就可以找到一大堆的设计规则：高速信号串接33Ω的电阻、时钟信号走内层、 避免直角走线、间距满足3W原则、使用20H原则处理电地平面、芯片每个电源引脚加 一个0.1μF电容等，这类规则数不胜数。有些人热衷于搜集这些规则，然后在设计电路时 逐条检查应用。但是常常发现不少规则相互冲突，或者在当前设计中无法实现，最后只能 随便处理一下，不了了之。结果SI设计处于失控状态，很难解决根本问题。SI设计是为了 解决特定工程遇到的问题，当前遇到的问题是什么？各种规则是解决什么问题的？哪些规 则能解决当前的问题？能在多大程度上解决？这些问题不搞清楚，盲目地强行应用规则， 没有多大意义，很多时候也行不通。
4. 误区4：不重视量化评估
的确，不是所有的问题都能量化评估。但是以目前仿真软件的发展，大部分问题都能得到一个量化的结果，有些问题即使不能直接得到量化评估结果，也能使用仿真软件间接 得到一些有用的信息来帮助设计决策。如果仿真软件的确解决不了，还可以从基础理论人 手结合以前的经验推演出风险更小的方案。这些工作需要花费相当大的精力。
经常有人提出这样的要求：“直接告诉我怎么做能解决这样的问题就可以了。”这种想 法是基于这样一种观念上的认识：用一种固定的方法一定可以解决一类问题。举一个简单 的例子一一磁珠滤波电路的设计问题。经常有人问电容该选多大的，磁珠选哪种阻抗的。 对这个问题负责任的回答一定是“看情况而定”。具体问题要具体分析，不同的应用对电源 需求是不一样的，没有通用的磁珠滤波设计。有些电路的电流需求几乎可以认为是恒定的， 没有高频电流需求，只需要把电源中的高频成分衰减到一定程度就可以了，这时我们只需 要关注滤波电路的频响特性。但在有些设计中，不但需要抑制外部电源噪声，电路本身也 有瞬态电流需求，也会产生瞬态噪声，这时对电源系统的阻抗也有要求，需要把滤波电路的 频响特性和电源系统的阻抗特性联合起来设计。没有针对性的量化评估是不可能完成的。
在SI设计中量化评估非常重要，仿真应该成为一种习惯，融人到电路设计中。
5. 误区5：片面追求解决个别问题，忽视其他问题
这种现象也非常普遍，究其原因是对SI各种问题的平衡把握不好。时序设计中的等长 问题是一个典型的例子，如果对等长要求过于严格，布线的时候必须反复绕线才能满足等 长要求。结果走线非常密集，增加了很多可以避免的串扰风险。在一些低成本的电路板上， 很多信号线都走在表层，远端串扰非常大，串扰带来的延时不确定性远高于走线不等长的 影响，这种做法可能得不偿失。走线等长要求最终还是为了调整信号的延时，所有影响信 号延时的因素要放在一起综合考虑，不能只关注走线长度这一个因素。
SI设计是系统工程，需要综合权衡，不能因为对某一个问题的强求而恶化其他问题。