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SoC验证工程师面试常见问题（一）

       摘要：在面试 SoC 验证工程师职位时，面试官通常会重点考察候选人对 SystemVerilog 和 UVM (Universal Verification Methodology) 的掌握程度，因为这两者是现代 IC 验证的核心技能。以下是可能会被问到的常见问题，涵盖 SystemVerilog 和 UVM 的基础知识、进阶概念以及实际应用场景。我会按照主题分类，并为每个问题提供简要的回答思路或关键点，供你准备面试时参考。

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1. SystemVerilog 相关问题

SystemVerilog 是验证工程师常用的硬件描述和验证语言，面试中会考察语言特性和用法。

1.1基础问题

1. What are the differences between Verilog and SystemVerilog?

   • 回答思路：Verilog 主要用于硬件设计，而 SystemVerilog 扩展了 Verilog，增加了验证功能。SystemVerilog 支持面向对象编程 (OOP)、约束随机化、断言 (SVA)、覆盖率收集等功能，适用于构建复杂的测试平台。
   • 关键点：强调 SystemVerilog 的验证特性，如 class, rand, assert, covergroup。

2. What are the different data types in SystemVerilog?

   • 回答思路：SystemVerilog 支持多种数据类型，包括基本类型 (logic, bit, int, real)、数组（静态和动态）、结构体 (struct)、枚举 (enum)、字符串 (string)、类 (class) 等。
   • 关键点：突出 logic 替代 reg 和 wire 的灵活性，以及动态数组和队列在验证中的用途。

3. Explain the difference between initial and always blocks in SystemVerilog.

   • 回答思路：initial 块只执行一次，用于初始化或启动仿真；always 块根据敏感列表反复执行，用于描述时序或组合逻辑。
   • 关键点：提到 initial 在验证中常用于启动测试，always 用于时钟驱动或信号监控。

1.2进阶问题

1. What is the difference between blocking and non-blocking assignments?

   • 回答思路：阻塞赋值 (=) 按顺序执行，立即更新值；非阻塞赋值 (<=) 在当前时间步结束时更新值，用于时序逻辑。
   • 关键点：强调非阻塞赋值在时钟边沿触发逻辑中的重要性，避免 race conditio