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吾爱IC社区新一期IC训练营将于7月初开班（07.06号晚上第一次直播课）！社区所有IC后端训练营课程均为直播课！全网唯一一家敢开后端直播课的（口碑不好招生一定存在困难，自然就无法开直播课）！超小班教学！所有课程均为小编亲自授课！
考虑到今年经济大环境和就业环境，为了保证所有学员都能够就业，吾爱IC社区这期IC后端训练营仍然会包含T28nm ARM Cortexa7core训练营和T12nm ARM A55 UPF Flow Flatten实现训练营。即这期支持两个不同工艺，两个不同项目一起学！当然也支持单独报名（a7core训练营4999，T12nm A55 UPF Flow 6900，两个训练营一起是7900）！
去年应届生普遍是学的这两个课程合并的训练营课程，就业数据特别漂亮！双非背景学员学完这套课程，就业率都高达95%！本硕均为985背景的学员，可以只学第一个课程，就业也都没问题的。
现在社区的训练营学员基本上都是老学员或行业工程师推荐过来的。所以，为了感谢大家的支持和信任，从这期开始每成功推荐一个学员，小编会给400元现金奖励，上不封顶（不要推荐费的，也可以直接减掉400元学费）！
从今年IC上市公司的财报和上半年IC行业的整体形势，今年秋招行情一定比去年行情要好（等秋招结束后再来验证）！
2024届IC秋招兆易创新数字IC后端笔试面试题
T28nm和T12nm两个项目的区别联系
1）T28nm这个工艺目前只能算传统工艺，T28nm工艺采用的项目是arm A7core
2）T12nm这个工艺属于FinFet工艺，涉及Double Pattern Layer。在PR实现阶段和Signoff阶段都需要有特殊处理的地方，比如memory不能随意摆放，模块尺寸大小有限制，signoff方式及signoff corner都不一样
3）有了28nm工艺的后端实现经验后，做T12nm a55项目就可以很清晰看到两个不同工艺的不同做法
4）T12nm项目涉及更多低功耗设计实现技术，包含了两个power domain，使用upf flow做的数字后端实现
为了应对今年的秋招，社区目前已经开设四个不同的后端实战训练营课程。所有后端训练营课程均为直播课！小编目前是全职为各位学员提供服务！在学习和做项目过程中有任何问题，都可以随时找小编一对一解决。
数字IC后端设计实现十大精华主题分享
最近有不少学员问到sroute铺power rail的宽度问题，今天给大家来分享下工具是如何来做sroute的。
大部分成熟工艺一般我们都是通过下面的命令来做sroute的。我们很清晰可以看到这个命令并没有指定power rail的宽度。
sroute -connect { corePin } \
-layerChangeRange { M1(1) M1(1) } \-corePinTarget { none } \-allowJogging 1 \-crossoverViaLayerRange { M1(1) M1(1) } \-nets { VDD VSS } \-allowLayerChange 1 \-targetViaLayerRange { M1(1) M1(1) }
下图所示为咱们社区T40nm复杂时钟clock gen项目做完sroute后的部分截图。从这里我们可以看出标准单元的pg pin 高度是0.230um，而且M1 Power Rail的高度刚好跟我们标准单元pg pin这块是完全重合的。
很多人会好奇，工具是如何做到的呢？
工具默认会从lef中的如下信息来获取默认的power rail高度的呢。
power rail的默认高度（M1的宽度）是不是通过如下简单数学运算获取？
innovus 167> expr 1.375 - 1.145
0.23
需要注意的是如果标准单元pg pin 有多层出pin，工具会按照pg pin 面积最大的那层来算。
下面我们来看看咱们TSMC 12nm A55项目的power rail情况。如果仍然让工具采用默认的算法来铺power rail，sroute做完是不是应该是这样的？
sroute -connect { corePin } -blockPinTarget { nearestTarget } -corePinTarget { none } -nets { VDD_LOCAL VSS } -uda m1_power_rail_pso -powerDomains PD_PSO
这样铺power rail，后续我们会有很多base layer和绕线相关drc的。
所以我们需要指定好一个合适的power rail高度来做sroute，我们T12nm 9Track项目M1 Power Rail的高度是0.032um，M2 Power Rail的高度是0.064um。
sroute -connect { corePin } -blockPinTarget { nearestTarget } -corePinTarget { none } -nets { VDD_LOCAL VSS } -uda m1_power_rail_pso -corePinWidth 0.032 -powerDomains PD_PSO
小编特地把标准单元内部的m1 cell blockage打开了，大家可以看看如果power rail高度比较高，它跟标准单元内部的走线是不是容易出问题？ 更何况M1-M3都是double pattern layer(DPT Layer)！
其实T12nm是使用Dual Power Rail的，M2的power rail我们也是不铺满整个pg pin高度的。
需要提醒的是这个corePinWidth数值必须是manufacturing grid格点的整数倍。
在先进工艺节点下，电源轨道都是采用dual power rail的结构。下图所示为三星8nm工艺打dual power rail的脚本。
