hdlbits系列verilog解答(Adder3)-67
文章目录
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- 一、问题描述
- 二、verilog源码
- 三、仿真结果
一、问题描述
现在您已经知道如何构建一个完整的加法器,请制作 3 个实例来创建一个 3 位二进制行波进位加法器。加法器将两个 3 位数字和一个进位数相加,以生成 3 位求和并执行。为了鼓励您实际实例化完整加法器,还要在行波进位加法器中输出每个完整加法器的进位量。cout[2] 是最后一个完整加法器的最终进位输出,也是您通常看到的进位输出。
模块声明
module top_module(
input [2:0] a, b,
input cin,
output [2:0] cout,
output [2:0] sum );
思路:
利用前面写过全加器,然后实例化,最后级联。
二、verilog源码
module top_module(
input [2: