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基于 Verilog 的数字电路设计与仿真：乘数器与多路复用器实践

news 来源：原创 2025/5/7 15:02:04

在数字电路设计领域，Verilog 硬件描述语言凭借其强大的功能和广泛的应用，成为众多工程师和学习者的得力工具。本文将结合实际实验，深入探讨基于 Verilog 的简单数字电路设计，重点聚焦乘数器和多路复用器的设计与测试，帮助大家更好地理解和掌握 Verilog 语言及其在数字电路设计中的应用。

一、实验目的与准备

本次实验旨在深入理解和掌握 Verilog 语言，熟练掌握逻辑回路测试（testbench）的方法，完成乘数器和多路复用器的编译、仿真测试。实验用到的工具主要有 Modelsim（用于电路仿真）、Notepad++（文本编辑器，用于编写 Verilog 代码）。

二、乘数器设计与仿真

（一）乘数器模块编写

使用 Verilog 语言编写一个 4 位乘 4 位的乘数器模块。代码如下：

module mult4x4 (a, b, product);
  input [3:0] a, b;
  output [7:0] product;

  reg [7:0] product ;

always@(a or b)
  product <= a * b;

endmodule

（二）乘数器测试平台编写

为了测试乘数器模块的功能，编写相应的 testbench：

`timescale 1 ps/ 1 ps
module mult4x4_sim();
// constants                                           
// general purpose registers
  reg [3:0] a;
  reg [3:0] b;
// wires                                               
  wire [7:0] product;

// assign statements (if any)                          
mult4x4 u1 (
// port map - connection between master ports and signals/registers   
  .a(a),
  .b(b),
  .product(product)
);

parameter CYCLE=20000;

initial
begin
  a = 4'b0000;
end
always # (CYCLE)
  a <= a + 1;

initial
begin
  b = 4'b1111;
end

always # (CYCLE)
  b <= b - 1;

endmodule

（三）乘数器仿真结果分析

使用 Modelsim 对乘数器进行仿真，得到的波形图可以直观地展示输入信号和输出信号的变化关系。从波形图中可以看到，当输入不同的 a 和 b 值时，输出的 product 信号能够正确地反映乘法运算的结果。这表明乘数器模块在功能上是正确的，验证了代码的正确性。

三、多路复用器设计与仿真

（一）多路复用器模块编写

编写一个简单的 4 选 1 多路复用器模块：

module mux4(a, b, sel, y);
  input [3:0] a, b;
  input sel;
  output [3:0] y;

  reg [3:0] y;

always@(a or b or sel) 
begin
  if(sel == 1'b0)
    y <= a;
  else
    y <= b;
  end

endmodule

（二）多路复用器测试平台编写

`timescale 1 ps/ 1 ps
module mux4_sim();
// constants                                           
// general purpose registers
  reg [3:0] a;
  reg [3:0] b;
  reg sel;
// wires                                               
  wire [3:0] y;
//
// assign statements (if any)                          
mux4 u1 (
// port map - connection between master ports and signals/registers   
  .sel(sel),
  .a(a),
  .b(b),
  .y(y)
);
//
parameter CYCLE=100000;

initial
begin
  sel = 1'b0;
end
always # (CYCLE/2)
  sel <= ~sel; 

initial
begin
  a = 4'b1001;
end

initial
begin
  b = 4'b0111;	
end

endmodule