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第 4 章 ICL 提取
ICL 提取的目标，或者更准确地说是 ICL 网络提取的目标，是从设计的扁平化网表中自动生成各种 IJTAG 构建模块（instrument、SIB、TDR 等）的互连信息。 提取过程的输出是以 ICL 格式表示的实例化 IJTAG 构建模块的互连信息。您可以使用 Tessent Shell 命令 extract_icl 来执行 ICL 提取。有关该命令的完整描述，请参阅《Tessent Shell 参考手册》中的 extract_icl。然而，如果 IJTAG 网络是手动插入的或使用其他方法插入的，那么本章将描述如何提取 ICL。另请参阅“自顶向下和自底向上 ICL 提取流程”。 此流程用于仅对 IJTAG 构建模块提供 ICL 的环境中。虽然 Verilog 门级设计包含所有这些连接，但连接所有 ICL 模块的网络没有 ICL。在此流程中，Tessent IJTAG 的任务是从设计数据和网表设置信息中生成缺失的 ICL。 一旦生成了缺失的 ICL，使用此生成的 ICL 文件的 PDL 重定位流程将照常开始，没有任何变化。 ICL 提取具有许多特定的设计规则检查，其中一些在 Tessent Visualizer 中支持用于图形调试。这些设计规则检查确保生成的 ICL 在语法和语义上都是正确的。