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输出时序分析之约束（十二）

news 2025/10/26 14:13:13

输出时序分析之约束（十二）

文章目录

  • 输出时序分析之约束（十二）
  • 前言
  • 1、系统同步输出延迟约束
  • 2. 系统同步双沿采样
  • 3. 源同步输出

前言

只做记录

1、系统同步输出延迟约束

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这里clk1和clk2可以没有延迟（系统同步），因此只需要看FPGA端口到目的端口的延迟（FPGA内部不用看，因为内部对于FPGA是确定的，我们只需要约束不确定的）
分析时，是分析发起沿的下一个时钟周期，在这个时钟周期下去分析建立时间和保持时间，并基于此进行延迟值的计算和约束

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2. 系统同步双沿采样

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3. 源同步输出

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*加粗样式**
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