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以太网接口（一）

news 2025/10/7 20:10:50

以太网接口

文章目录

以太网接口
以太网接口知识总结
- 一、电平标准
- 二、接口类型详解
- - 1. MII（Media Independent Interface）
  - 2. RMII（Reduced MII）
- 三、万兆以太网接口：XGMII vs XAUI
- - 1. XGMII（10 Gigabit Media Independent Interface）
  - 2. XAUI（10 Gigabit Attachment Unit Interface）
  - 3. XGXS（XGMII Extender Sublayer）
- 四、现代FPGA实现方式：GT + SFP + 光纤
- - 1. GT 接口（Gigabit Transceiver）
  - 2. SFP 模块（Small Form-factor Pluggable）
  - 3. 百G以太网与PC通信路径（以100G网卡为例）
- 五、以太网协议层次结构（IEEE 802.3）
- 六、总结表格：接口对比

以太网接口知识总结

一、电平标准

电平标准	电压范围	逻辑1	逻辑0	特点
TTL	5V	5V	0V	早期数字电路常用，高功耗
CMOS 3.3V	3.3V	~3.3V	~0V	低功耗，现代FPGA常用
CML	差分	正差分	负差分	高速串行通信（如GT接口）
HSTL	1.5V	VREF+0.2V	VREF-0.2V	高速收发逻辑，用于存储器接口，低功耗，支持高速切换

✅ 补充：HSTL（High-Speed Transceiver Logic）常用于高速存储器接口（如DDR SDRAM），支持差分和单端模式，电压低，适合FPGA高速接口。

二、接口类型详解

1. MII（Media Independent Interface）

传输方式：单沿传输（SDR）
时钟频率：25 MHz（100 Mbps）或 2.5 MHz（10 Mbps）
数据线：4 位（TXD[3:0], RXD[3:0]）
控制线：TX_EN, TX_ER, RX_DV, RX_ER, CRS, COL
电气标准：CMOS 3.3V
特点：信号线多，适合早期FPGA与PHY连接

2. RMII（Reduced MII）

传输方式：双沿传输（DDR，上升沿和下降沿都采样）
时钟频率：50 MHz（固定）
数据线：2 位（TXD[1:0], RXD[1:0]）
控制线：TX_EN, CRS_DV（复用CRS和RX_DV）
电气标准：CMOS 3.3V
特点：减少引脚数量，节省FPGA IO资源

✅ 补充：RMII 是 MII 的简化版，通过减少数据位宽和复用控制信号实现引脚优化。

三、万兆以太网接口：XGMII vs XAUI

1. XGMII（10 Gigabit Media Independent Interface）

用途：FPGA连接外部PHY（如万兆PHY）
信号线数量：74 根（双方向）
- 接收方向（RX）：
  - RXD[31:0]：32位数据
  - RXC[3:0]：4位控制（每字节对应一个控制位）
  - RX_CLK：接收时钟（156.25 MHz，DDR）
- 发送方向（TX）：对称结构，共74根
电气标准：HSTL/SSTL_2
问题：信号线过多，布线困难，信号偏斜（skew）严重

⚠️ 缺点：引脚多、PCB布线复杂、信号完整性差 → 不适合高速长距离传输

2. XAUI（10 Gigabit Attachment Unit Interface）

设计目的：解决XGMII引脚过多问题，实现串行化扩展
结构：
- XGMII 的 32 位数据 + 4 位控制 + 1位时钟（单向共37位），每 8 位数据（原 XGMII 数据字节）映射到一个 lane
- 实际映射方式：

XGMII 数据位	串化到 XAUI Lane
RXD[7:0]	Lane 0
RXD[15:8]	Lane 1
RXD[23:16]	Lane 2
RXD[31:24]	Lane 3

✅ 每个 lane 传输 3.125 Gbps（8b/10b 编码后有效 2.5 Gbps × 4 = 10 Gbps）

优点：
- 引脚从 74 → 20 对差分线（大幅缩减）
- 使用差分信号，抗干扰强
- 支持更长距离（PCB间或背板）
电气标准：CML（Current Mode Logic），低电压差分

3. XGXS（XGMII Extender Sublayer）

作用：XGMII 与 XAUI 之间的转换桥
位置：介于 MAC 与 PHY 之间（通常在FPGA内部或PHY芯片内）
功能：
- 发送方向：将并行 XGMII 数据 → 串行 XAUI lanes（加8b/10b编码）
- 接收方向：将 XAUI lanes → 并行 XGMII 数据（解码）
协议标准：IEEE 802.3 Clause 47

✅ XGXS 实现 XGMII 与 XAUI 的透明转换，使 MAC 无需修改即可使用串行接口

四、现代FPGA实现方式：GT + SFP + 光纤

1. GT 接口（Gigabit Transceiver）

集成位置：现代FPGA内置（如Xilinx GTH/GTY, Intel GT）
功能：实现PHY层的PMA（Physical Medium Attachment）功能
支持的协议：
- 10G Ethernet（XAUI, 10GBASE-R）
- 25G, 100G Ethernet（CAUI-4, 100GBASE-R4）
电平标准：CML（Current Mode Logic）
- 差分对，低电压摆幅（~800mV）
- 支持高速（>10 Gbps/lane）
连接对象：直接连接 SFP/SFP+/QSFP 模块
延迟：50-100 cclk

✅ GT 替代了传统外挂PHY，实现“FPGA内置PHY”功能（完成串并转换、时钟恢复、8b/10b或64b/66b编码等）

2. SFP 模块（Small Form-factor Pluggable）

作用：光电转换器（电信号 ↔ 光信号）
连接：
- 电口侧：通过差分对与FPGA GT连接（如TX_P/N, RX_P/N）
- 光口侧：连接光纤（LC/SC接口）
支持速率：
- SFP：1.25 Gbps（千兆）
- SFP+：10.3125 Gbps（万兆）
- QSFP+：4×10G → 40G
- QSFP28：4×25G → 100G

3. 百G以太网与PC通信路径（以100G网卡为例）

+-------------+      光纤        +-------------+     高速接口       +--------+
|   网络      | <--------------> |  100G网卡   | <----------------> |   PC   |
|  (100G链路)  |                  | (FPGA+PHY)  |    PCIe x16       |        |
+-------------+                  +-------------+                   +--------+↑内部结构：FPGA(GT) ←→ SFP28 ←→ 光纤↓PCIe IP ←→ PCIe金手指 → PC主板

✅ 100G网卡通常使用 FPGA + 100G MAC IP + GT 收发器 + QSFP28 模块，通过 PCIe 与PC通信

五、以太网协议层次结构（IEEE 802.3）

层次	名称	功能	实现位置
LLC	逻辑链路控制	多协议复用、流量控制	软件/驱动
MAC	媒体访问控制	帧封装、CRC、MAC地址、冲突检测	FPGA逻辑（IP核）
	→ MAC Control	流控（如PAUSE帧）	同上
PCS	物理编码子层	编码（8b/10b, 64b/66b）、同步	FPGA GT 或外部PHY
PMA	物理介质连接	串并转换、时钟恢复、均衡	GT 收发器
PMD	物理介质相关	光电转换、驱动器、接收器	SFP 模块内部
MDI	介质相关接口	实际物理连接器	SFP 光口、RJ45 电口

✅ 现代FPGA中，PCS + PMA 功能由 GT 收发器 实现，MAC 由软核/IP提供

六、总结表格：接口对比

接口	速率	数据线	时钟	传输方式	电气标准	引脚数	用途
MII	10/100M	4位	25/2.5MHz	单沿	CMOS 3.3V	~14	早期百兆
RMII	10/100M	2位	50MHz	双沿（DDR）	CMOS 3.3V	~8	节省引脚
XGMII	10G	32位+4控	156.25MHz DDR	并行	CMOS/SSTL	74×2=148	MAC-PHY（芯片间）
XAUI	10G	4×差分lane	3.125Gbps/lane	串行	CML	8对（16）	背板/远距离
GT	1G~100G	串行lane	多Gbps	串行	CML	每lane 2根	FPGA内置，接SFP