当前位置：首页 > news >正文

FPGA基础 -- Verilog HDL 结构风格的描述

news 来源：原创 2025/6/17 11:30:28

Verilog HDL 的结构风格（Structural Modeling Style）是一种“像连接电路图一样写代码”的方法，它强调使用 Verilog 来描述模块之间的互联结构，而不是行为或数据流的细节。下面我将从定义、核心特征、典型语法、适用场景、实例与工程建议五个方面详细展开。

一、结构风格的定义（Structural Modeling）

结构风格（Structural Modeling）是使用 Verilog HDL 来实例化已有模块，并通过信号线将其连接成一个更大的系统，这种方式类似于画电路图时的“搭积木”。结构风格不关注模块内部行为，而是专注于模块之间的连接关系。

二、结构风格的核心特征

特征	说明
模块实例化	使用 `module_name instance_name (...);` 将子模块嵌入当前模块。
信号连接	明确指定每个模块端口的连接方式（位置连接或命名连接）。
无行为逻辑	本模块中没有 `always` 或 `assign` 语句，所有功能来自子模块。
可层级构建系统	通过层层嵌套模块实例构成复杂系统，体现出清晰的硬件结构。

三、结构风格的典型语法

module top_module (input wire a,input wire b,output wire y
);wire n1, n2;and_gate u1 (.in1(a), .in2(b), .out(n1));  // 子模块实例化not_gate u2 (.in(n1), .out(n2));           // 另一个子模块buffer u3 (.in(n2), .out(y));              // 最后一级输出endmodule

其中每个 u1/u2/u3 实例对应电路图中的一个模块单元。各模块之间通过 wire 明确连接，强调电路结构。

四、适用场景

场景	描述
可重用模块的系统集成	适用于将多个独立模块（如 IP 核、加法器、控制器等）拼接成完整系统。
验证层次结构设计	结构风格可清晰展现系统的层级与模块划分，便于验证工程搭建。
架构定义阶段	在设计初期定义系统互连关系，而不涉及内部行为。
生成版图和物理实现	有助于实现门级网表映射，促进布局布线与时序优化。

五、与其他风格对比

风格	关注点	是否描述行为	优点	缺点
结构风格	模块互联	否	模块清晰、易于集成与复用	不易表达复杂逻辑
行为风格	高级算法、控制流程	是	描述灵活，开发快	不具备硬件层级直观性
数据流风格	运算关系与通路	否	自动组合逻辑表达清晰	不利于模块复用

六、实例：构建一个四位全加器

假设已有一个一位全加器模块 full_adder.v：

module full_adder (input wire a, b, cin,output wire sum, cout
);assign sum  = a ^ b ^ cin;assign cout = (a & b) | (cin & (a ^ b));
endmodule

使用结构风格构建四位全加器：

module adder_4bit (input wire [3:0] a, b,input wire cin,output wire [3:0] sum,output wire cout
);wire c1, c2, c3;full_adder fa0 (.a(a[0]), .b(b[0]), .cin(cin), .sum(sum[0]), .cout(c1));full_adder fa1 (.a(a[1]), .b(b[1]), .cin(c1),  .sum(sum[1]), .cout(c2));full_adder fa2 (.a(a[2]), .b(b[2]), .cin(c2),  .sum(sum[2]), .cout(c3));full_adder fa3 (.a(a[3]), .b(b[3]), .cin(c3),  .sum(sum[3]), .cout(cout));
endmodule

这就是典型的结构风格，通过子模块逐级组合逻辑，实现清晰的层次与连接路径。