高速电路 PCB 设计要点二

2 PCB设计与电源完整性

在高速设计中，器件的低电压、高电流成为一种趋势。
定义电源平面的目标阻抗为：
Zo =ΔV/ΔI (8.8)
式中 ΔV——纹波电压的波动范围；
ΔI——动态电流的波动范围。
电源完整性设计的目标就是使单板上各处电源与地平面之间的阻抗低于目标阻抗Zo，因此，如何控制电源与地平面之间的阻抗，是电源完整性设计的关键。
利用电源完整性仿真工具软件，输入器件功耗、工作频率、电容容值、电容模型、电容布放位置、过孔模型、叠层结构等参数，可对单板上各处电源的阻抗进行仿真，根据仿真结果，可判断哪些地方可能存在电源完整性的问题，哪些地方电容布放得过多，哪些地方电容布放得不够，哪些地方的平面需要改进等。
本小节不讨论如何应用软件进行电源完整性仿真，而将重点介绍在PCB设计中，针对电源完整性的设计要点。

1. 电源与地层之间的间距

减小电源层与地层之间的间距，有利于减小电源平面的阻抗。当二层之间间距较小时，电源平面与地平面之间的层间寄生电容能发挥非常有效的滤波作用。

2. 电容的引脚引线

在高速电路中，电容有两个主要的作用：其一是为噪声等干扰提供到地的低阻抗通路；其二是为电源波动较大的器件提供本地电源“小池塘”。电容能否有效地发挥这两个作用，取决于电容能在多大的频率范围内保持较好的容性。
第2章提到，在低于谐振频率的频段内，电容表现为容性，反之则表现为感性。而电容引脚的引线长度在很大程度上决定了谐振频率点的位置。引线越长，电感性越大，则谐振频率点越低。
如下图所示，图8.31（a）中的电容引脚引线太长，在低频段就表现出感性，更为严重的是，在低频段（即有效信号频段）还可能产生谐振，不仅没起到去耦的作用，反而影响了电源的完整性。一般而言，要求电容的谐振频率高于电路的高频信号（由信号上升沿速率决定），因此，高速设计中应尽量避免类似A这样的长引线。需要注意的是，有的设计者试图通过加粗引线来减小阻抗，事实上，引线宽度加粗1倍，阻抗减小的比例不到20%，而引线长度则与阻抗基本成线性关系。

图8.31（b）是推荐方案。
图8.31（c）是使用盲孔、埋孔的设计方案。由于盲孔、埋孔的尺寸远小于通孔，便于实现焊盘上的过孔（via on pad），这种过孔不需要引线，能有效地避免由于PCB走线对谐振频率点的影响。
为进一步减小电容引脚引线的影响，在每个电容引脚上，可以接两个过孔；在使用盲孔、埋孔的场合，由于其过孔的尺寸相对较小，可在电容引脚焊盘上直接打多个过孔。这两种情况分别如下图（a）和图8.32（b）所示。

3. 花焊盘的使用

电源过孔应尽量采用花焊盘过孔，相对于普通信号过孔，花焊盘过孔的优势在于，一方面有利于提高通流能力，另一方面能有效地散热。

4. 通流能力的计算

针对通流能力，需考虑两点：电源过孔的通流能力、电源平面的通流能力。
计算通流能力的参考公式如下：
Imax = K * T^0.44 * A^0.725 (8.9)
式中Imax——最大通流，单位为安培（A);
K-降额参数，外层取值0.048，内层取值0.024;
T-—通流路径上最大容许的温升，单位是℃;
A—通流路径的横截面积，单位是平方米尔（mil²)。
米尔是电路设计中常用的长度单位，米尔和毫米的转换关系是1mil=0.0254mm

1）电源过孔的通流能力

如下图所示为某DC/DC电源电路输出端的PCB设计图，电路的输出端经电感后，形成输出电源Vcc，A区域为PCB表层的 Vcc电源平面，通过五个过孔与PCB内层的Vco电源层相接。满负荷时，流过电源 Vcc 的电流将达到4.5A，A区域五个过孔的作用即为将
DC/DC电路输出的电源电流导入内层的 Vcc电源层，以下将验证这些过孔的通流能力是否满足设计的要求。

过孔的截面图参见图8.2。A区域过孔的规格是：外径25mil，内径10mil。其中内径是钻孔区，外径为焊盘区，铜箔填充于内径的壁上，厚度由PCB生产厂家控制，对该种过孔，取铜箔填充厚度为1.5mil。
公式的各项参数取值如下。
K=0.048
T=10℃
A=3.14× 10mil×1.5mil=47.1mil²
因此有lmax=2.1A。降额30%后，取最大通流为1.5A。设计中采用了五个过孔，其总通流能力能达到7.5A，超过了电源Vcc的电流要求，因此，能满足设计的要求。

2）电源平面的通流能力

式（8.9）同样适用于平面的通流能力计算。
PCB设计中，对各层的厚度，一般采用mil（米尔）或oz（盎司）为单位，二者之间的换算关系是1oz=1.44mil。盎司本身是质量的单位，1oz=31.1g（g：克），在PCB上，一平方英寸的铜箔，当厚度为1.44mil时，其质量为1oz，因此盎司经常被用于衡量铜箔的厚度。

以第2章2.3节的案例2-14为例，电源平面位于内层，宽度550mil，厚度1oz，则计算公式的各项参数取值为：
K=0.024
T=5℃
A=550mil×1.44mil=792mil²
因此有：I_max = 6.1A。

3）计算通流能力的注意事项

在大功耗电路设计中，通流能力的考量是非常重要的步骤。不论电源过孔，或是电源平面，一旦出现通流能力不足的情况，可能导致以下问题的出现：
问题一，电源平面过热，影响电源完整性；
问题二，接收端器件的电源输入端欠压。
本小节介绍了计算通流能力的公式，在应用中需注意以下几点：
（1）公式只能用于参考，必须充分降额后才能用于对设计的指导。
（2）谨慎地对各项参数取值。最高容许温升了的取值，分内层和外层两种情况，一般内层的最高容许温升低于外层。
（3）过孔的存在将减少通流路径的横截面积，当路径上存在较多其他信号的过孔时，应相应地增大路径的宽度。
（4）参考图8.2，过孔常用两个参数定义：外径和内径。计算时需注意，不能使用外径与内径之间的面积作为通流横截面积，原因是，在PCB制作的过程中，过孔内的铜箔仅是贴在内径上的薄薄一层，并非在外径和内径之间都铺有铜箔。

理解要点：
① 电源完整性设计的目标就是使单板上各处电源与地平面之间的阻抗低于目标阻抗Zo。
② 对通流能力的计算，应预留一定的裕量。

3 PCB设计中的EMC问题概要

1. PCB设计中的EMC问题概要

EMC（Electromagnetic Compatibility），即电磁兼容性，指在特定电磁环境下，电子设备（或电子元器件）之间相互协调工作的能力。目前，针对EMC，国际组织已经建立起各种标准，电子产品必须符合相应标准后才能出售。
EMC包括EMI和EMS两项。
EMI（Electromagnetic Interference），即电磁干扰，指电子设备（或电子元器件）在工作时，产生的不利于其他设备（或元器件）的电磁能量。EMI的测试项目包括传导干扰（CE）、辐射干扰（RE）、谐波干扰等。
EMS（Electromagnetic Susceptibility），即电磁敏感度，指电子设备（或电子元器件）在工作时，应能承受的外部其他设备（或元器件）的电磁干扰能量。EMS的测试项目包括传导敏感度（CS）、辐射敏感度（RS）、静电放电（ESD）、浪涌（Surge）、电压跌落测试（DPP）等。
EMC和信号完整性，针对的都是干扰，那么二者有什么区别？

（1）设计关注点不同

信号完整性针对的电压波动量级是毫伏级，应用的原理是传输线效应原理。其设计关注点为反射、串扰、辐射等。
EMC针对的电压波动量级是微伏级，应用的原理是传输线效应原理和无线原理，其设计关注点为传导、辐射、瞬态干扰等。

（2）设计方法不同

信号完整性的设计方法包括：阻抗匹配，信号回路的连续性，地弹、串扰的避免，高速信号走线采用带状线，盲、埋孔技术的应用，布线技巧的应用等。
EMC的设计方法可分为以下四点：屏蔽、隔离、滤波、接地。

（3）解决问题的成本不同

在很多情况下，针对信号完整性出现的问题，能通过改变电路的电阻值、电容容值、增加电容、减缓信号边沿速率等方式解决。
EMC出现的问题，则往往需要改版，甚至更换系统机柜才能予以解决。在复杂高速单板的设计中，做计划时，往往需要预留最后一版的时间给EMC工程师。

（4）相关工程师开始参与的阶段不同

EMC是一项系统工程，根据产品出售的区域所要求的EMC标准不同，在需求分析阶段就必须考虑产品如何满足相应EMC标准的要求。
信号完整性更多地侧重于单板级，一般在概要设计阶段开始即可。

（5）测试方法不同

信号完整性的测试，采用的仪器主要有：示波器、信号发生器、网络分析仪、TDR测试仪、BERT等。
EMC测试，需要在暗室中进行，并借助各种天线、接收机、功率放大器、静电发生器、电流探头等仪器。

2. 解决EMC问题采用的设计要点

本小节不讨论如何进行EMI和EMS的测试，仅讨论高速电路设计中，解决EMC问题应注意的要点。
解决EMC问题应着重在三个方面入手，隔离干扰源、切断干扰传输路径、保护受扰体。以下的各个设计要点，均将围绕这三个方面来讨论。

1）20H原则和3H原则

为了减小单板的边缘辐射，要求电源层相对地层内缩一定距离，假定电源层与最近的地层之间的介质厚度是H，则内缩距离要求为20H，这就是20H原则，如图下图所示。符合20H原则的单板，电磁能量的70%将被限制在板内，从而有效地减少了对外界的辐射。
3H原则是指，长距离平行走线的信号线之间的间距应达到3H，信号线走线距离参考平面的边界应达到3H，其中，参数H是指信号层到参考层之间的介质厚度。

2）法拉第电笼

在单板的边缘，每隔100~200mil，打一个与内层地平面相连的地孔，从而为单板构筑一个法拉第电笼，该电笼能起到一定的屏蔽作用。为有效地发挥电笼的屏蔽作用，走线时需注意，不能将信号走线到电笼之外，法拉第电笼如下图所示。在表层推荐用一条宽度为200~400mil的地线将这些地过孔连接，在信号层，推荐用一条宽度为20~40mil的地线将地过孔连接，但不建议连线成环路。

3）表层铺地

高速电路设计中，一般不推荐在表层走线，为充分地利用表层，推荐在表层做大面积铺地，以起到对第二层及倒数第二层的电磁屏蔽作用。
表层铺地时，必须充分地打地过孔，严禁出现孤立的铜箔。原因在于，当表层铜箔接地不充分时，将表现为天线，不仅没起到屏蔽的作用，反而加强了对外的辐射。

4）散热片的接地

对含有高速接口（如XAUI、XFI、SPI4.2等）的器件，尤其是提供用户面板接口的器件，应对其散热片接地。散热片的接地，同样要求在接地铜箔上充分地打地过孔，以防散热片成为对外辐射的天线。

5）晶振的处理

晶振等时钟源是产生辐射的重要源头，PCB设计时需注意将其与单板上的其他线路进行隔离。有以下要点需注意：
要点一，滤波。使用磁珠与电容为晶振的电源引脚滤波，并使电容紧贴晶振等时钟器件的电源引脚放置。
要点二，在表层，晶振下方做挖空铜箔处理，不得走线或铺电源平面。
要点三，紧贴表层的第二层，若不是地层，则应在对应晶振的区域内做铺地处理，并用多个地过孔与地层相接。

6）走线与安装孔等保持一定距离

单板上的安装孔、定位孔等是电磁能量向外辐射的通道，因此需使走线尽量地远离这些孔，推荐走线与安装孔等保持30mil以上的距离。

7）避免走线上的尖角

这一点在信号完整性一节已经提到，除阻抗不连续外，尖角还能成为辐射的天线，因此，从EMC的角度而言，也应避免尖角的出现。
8）在LC滤波电路上增加串阻，以减小电路的品质因数Q
这一点已经在前面的章节提到过，Q值与滤波电路中的R、L、C关系如下：
Q= ωL / R = 1 / ωRC (8.10)
因此，R越大，则Q越小，而Q值的降低，有利于减小电路的振荡。

3. 差模辐射的抑制

电流路径构成的环路，相当于差模辐射的天线，如下图所示。

由于环路的存在，空间中场强E的计算公式为：
E= k×(F²×A×L)×sinθ / R (8.11)
式中 k——差模辐射常数常量；
E——场强强度，单位为V/m；
F——信号的有效频率，单位为Hz；
A——环路面积，单位为m²；
I——电流，单位为A；
R——空间中的测试点距离环路的距离，单位为m；
θ——测量点与环路所构成的角度。
由公式可知，差模辐射与信号的有效频率、环路的面积、电流的大小有关，尤其是，场强与信号有效频率的平方成正比，因此，减小差模辐射的要点有以下三项：
要点一，减小信号的频率。可以通过降频、延缓信号的边沿速率、滤波等途径实现。这是减小差模辐射最有效的途径。
要点二，减小环路的面积。在设计中，应尽量避免出现走线成环路的现象，同时，对差分对信号而言，缩小对内两信号之间的间距，也有助于减小环路的面积。
要点三，减小环路上电流的大小。针对这一点，选型时，在满足其他要求的前提下，应尽量选用弱驱动能力的芯片，在FPGA设计中，也应尽量配置引脚为弱驱动模式。

4. 共模辐射的抑制

共模辐射同样是由环路引起的。与差模辐射不同的是，共模辐射中的环路由信号与周围的空间构成，表现为单向天线，如下图所示。

共模辐射的计算公式为：
E= k×(F×L×D) / R (8.12)
式中，L为共模电流路径的长度，单位为m；除L外，其他参数的定义与差模辐射公式相同。
根据公式，共模辐射与信号的有效频率、走线长度、电流的大小有关，因此，减小共模辐射的要点有以下三项：
要点一，减小信号的频率。
要点二，减小信号的路径长度，这可以通过缩小信号层与参考层的间距、避免回路的间断等方式来实现。
要点三，减小路径上的电流，这可以通过提供“干净”的回流路径、降低器件的驱动能力等方式实现。
由于共模辐射常数常量远大于差模辐射常数常量，从量级上看，共模辐射远大于差模辐射，因此，对共模辐射的抑制是EMC设计的重点工作，同时，还要注意防止电路上的差模信号由于走线不对称而转换为共模辐射。
在第1章讨论高速信号的有效频率时提到，在有效频率以上的频段，信号的频域成分与频率的平方成反比，但由差模辐射和共模辐射的公式可看出，在有效频率以上，辐射的量值并不反比于频率，而是成正比关系，因此，在抑制辐射的设计中，滤高频和滤低频同样重要。

【案例8】网口指示灯信号线引发的辐射问题
某以太网接口板在EMC测试中，发现辐射测试在375MHz超标。
【讨论】
检查PCB设计文件，发现网口指示灯的信号走线跨越了电源分割面。对接口板，特别是电接口的单板而言，与用户接口的电路部分极容易出现EMC、防护等方面的问题。
在本设计中，如下图所示，选用的电接口为带指示灯的RJ45接口，为避免板内电源的波动通过电缆传导出去，构成共模辐射，在PCB上，将PHY芯片的2.5V电源只接到变压器一侧，变压器下做挖空处理，变压器的另一侧引出接口铺保护地。

电接口的指示灯LED信号线由PHY芯片驱动，走线以2.5V电源平面为参考，跨越了分割平面，由于LED布放于用户面板处，因此，很可能是LED的走线将2.5V电源的噪声带到了面板处，并耦合到电接口上，最终由电缆传导出去。
在改版设计中，做以下两个改进。
改进一，将LED信号线的参考平面调整为地层，在单板信号地与保护地之间用电容桥接，并确保LED信号的回路能直接通过该电容桥，而无须绕到其他路径，如下图所示。

改进二，为LED信号线增加磁珠、电容等滤波器件。原理图如下图所示，其中，为LED供电的2.5V可由2.5V电源平面引粗线与磁珠相连，需注意，该2.5V的回流路径也必须与电容桥的位置重合。

【拓展】
这是一个典型的共模辐射案例。在设计中，对所有靠近用户面板的信号线，都需要仔细地分析其EMC特性。在本案例LED信号线的处理中，还有以下要点需要注意：
要点一，信号线的串阻R必须先于发光二极管，靠近PHY芯片的LED引脚放置，这一点是从保护PHY芯片的角度来考虑的。由于发光二极管是用户面板器件，在防护测试中，需经受高压静电测试的考验，若将发光二极管直接与PHY芯片相连，测试时，很容易打坏PHY芯片，而串阻R能作为缓冲，对PHY芯片起到一定的保护作用。
要点二，变压器能隔离网口差分对信号线，但若有其他信号，如LED信号线，需直接连接到用户面板，则必须提供桥接通路，且这些信号线的走线需与该桥接通路重合，以提高回路的完整性。

【案例9】接口芯片与时钟驱动器共用电源，导致辐射超标
某单板做EMC测试，发现在466MHz附近辐射超标。
【讨论】
接口芯片U2的供电电源有三种：内核电源1.8V和1.2V，IO接口电源3.3V。检查原理图，发现该接口芯片的155.52MHz时钟来自时钟驱动器U1，且U1的供电电源3.3V与U2的IO接口电源共用同一电源平面，因此，很可能是时钟驱动器U1对3.3V电源产生了干扰，进而3.3V电源上的干扰又影响了接口芯片U2，最终通过接口芯片U2所连接的电缆将干扰传导出去。
改版时，增加磁珠以隔离U1和U2的3.3V电源，问题得到解决。
通过以上两个案例可知，对共模辐射的抑制并不简单，是一项系统工程，只有多多积累经验，不放过任何细节，才能获得好的设计。针对共模辐射问题，设计时，除需满足前面提到的针对EMC的各项设计要点外，还需重点关注以下方面：
针对共模辐射，信号的返回路径是最容易出问题的地方。当参考层出现间隙时，信号的返回路径将难以确定。因此，在PCB设计中，除关注“有形”的信号驱动路径外，还需加倍留意“无形”的返回路径。
接口信号受扰，是辐射超标的主要原因，基于此，应使信号波动较大的电路远离接口信号，并推荐使用变压器等器件对接口信号进行隔离处理。
尽量减少用户面板接口信号走线上的过孔。
对晶振、时钟驱动器、PLL等器件的电源，必须通过磁珠等器件与其他器件的电源进行隔离。
在时钟信号线上使用串阻，并使串阻靠近发送端放置。
差分信号对称走线，以免产生共模分量，造成共模辐射。
尽量避免接口信号跨分割平面走线，若必须跨分割走线，则应在两分割平面间实现桥接，且使信号的返回路径与桥路重合，桥接的方式可采用电容、磁珠等。
推荐采用屏蔽电缆，应用时，需注意将屏蔽电缆的屏蔽层良好地接地。

理解要点：
① EMC和信号完整性在设计目标上的区别。
② EMC设计，应着重在三个方面入手：隔离干扰源、切断干扰传输路径、保护受扰体。