常州外贸网站网站设计 布局
1.关于shared logic是包含在core中还是example设计中
表示transcevier的quad pll，gt的差分时钟buffer,时钟和复位逻辑是封装在core中不可见，还是
在example中，供给用户自行优化和修改。
2.协议选择
对于自定义协议，可以选择start from scratch白手起家搭建
对于aurora,srio,pcie这些协议，用户可以选择，这些协议要用的parameter默认帮你配置好了，如果
是白手起家，这些参数就需要手动配置了，相对来说，白手起家参数配置更容易出问题，标准协议的参数，
一般默认就好，相对于来说简单一些。
3.关于TX和RX通道选择
可以TX和RX都选择，也可以选择TX off或者RX off.
line rate的线速率配置和参考时钟配置。
4.关于Quad column
这个具体需要看GT在芯片设备中是在上下左右那个位置，一般都是在right column
5.use common drp
勾选，表示使用公用一个DRP接口
6.PLL的选择
可以选择CPLL或者QPLL,对于低速选择CPLL，对于高速选择QPLL
Extend reset to 3ms，这个一般不需要选择。
7.transceiver selection
表示GT需要选择的是参考时钟0还是参考时钟1
8.编码部分的选择
external data width这个外部位宽，表示的是user logic接口位宽，和用户打交道的数据位宽
encoding表示编码方式，不使用编码方式，还是使用8b18b或者6466编码
internal data width内部数据位宽，这个越宽越好，这样内部时钟频率越低，数据传输越稳定。
9.DRP默认都是选择的
默认不同的lane都有一个drp，可以选择不同的lane公用一个DRP.
将use common drp勾选上即可。
DRP时钟一般都推荐使用100MHZ的时钟频率。