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在硬件芯片设计中，CBC 通常是 Clock Boundary Crossing（时钟域交叉） 的缩写，指不同时钟域之间的信号传输问题。它是芯片设计中的关键验证点，直接影响系统的稳定性和可靠性。

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CBC（Clock Boundary Crossing）的核心概念

1. 定义
   当信号从一个时钟域（由时钟A驱动）传递到另一个时钟域（由时钟B驱动）时，由于两个时钟的相位和频率不同，可能导致信号在接收时钟域中出现亚稳态（Metastability）或时序违规（Timing Violation）。

2. 典型场景

   • 多时钟系统（如 CPU 与外围模块异步通信）。

   • 动态电压频率调整（DVFS）导致的时钟切换。

   • 跨时钟域的数据总线（如 FIFO、寄存器同步链）。

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CBC 的挑战与风险

1. 亚稳态（Metastability）

   • 接收端的触发器无法在时钟边沿稳定捕获信号，导致逻辑状态不确定。

   • 可能引发系统崩溃或数据错误。

2. 时序违例（Timing Violation）

   • 信号在跨时钟域时违反建立时间（Setup Time）或保持时间（Hold Time）。

   • 导致功能异常或性能下降。

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CBC 的解决方案

1. 同步器（Synchronizer）

   • 使用多级触发器（如 2-FF 或 3-FF 同步链）降低亚稳态概率。

   • 示例：

     
     always @(posedge clk_B) begin  sync_reg1 <= async_signal;  sync_reg2 <= sync_reg1;  
     end  

2. 异步 FIFO

   • 通过双端口 RAM 和格雷码（Gray Code）实现跨时钟域数据缓冲。

   • 避免指针同步时的亚稳态。

3. 握手协议（Handshaking）

   • 发送端与接收端通过请求（Req）和应答（Ack）信号协调数据传输。

   • 适用于低频跨时钟场景。

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CBC 的验证方法

1. 静态时序分析（STA）

   • 检查跨时钟路径的时序约束（如 set_false_path 或 set_clock_groups）。

   • 确保同步器满足时序要求。

2. 形式验证（Formal Verification）

   • 使用工具（如 Synopsys VC Formal）证明同步逻辑的正确性。

   • 验证握手协议或 FIFO 的状态机无死锁。

3. 动态仿真（Simulation）

   • 在测试平台（Testbench）中注入跨时钟域信号跳变。

   • 检查亚稳态恢复时间和数据一致性。

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实际设计中的注意事项

• 避免直接组合逻辑跨时钟域：组合逻辑延迟不可控，易导致时序问题。

• 明确标注时钟域边界：使用 /* CDC_START */ 和 /* CDC_END */ 注释辅助工具识别。

• 慎用门控时钟：门控时钟可能引入隐性跨时钟域问题。

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总结

在芯片设计中，CBC（Clock Boundary Crossing） 是处理多时钟域信号同步的核心问题，需通过同步器、异步 FIFO 或握手协议解决，并借助 STA、形式验证和仿真确保可靠性。忽略 CBC 问题可能导致芯片功能失效。