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如问题58所述，测试数字电路最常见的方法是切换电路内部的每个节点并观察相应的效果。这种方法的基础是SAF模型（Stuck-At Fault Model）。然而，在实际应用中，这并不总是容易实现的。在组合逻辑电路中，如果电路的所有输入都已知，内部节点的逻辑状态可以被确定。但对于包含时序元件（如触发器和锁存器）的电路，情况并非如此。某些节点的逻辑状态取决于这些时序元件的先前状态，这导致了可控性和可观测性问题。

在可测试性设计中，对于电路中的任何节点，可控性被定义为通过电路的主输入将该节点驱动为1或0的能力。如果该节点能够可靠地被驱动为1和0，则认为它是可控的。可观测性被定义为该节点的逻辑状态能够通过电路的主输出被观察到的能力。如果该节点的逻辑状态能够可靠地被观察到，则认为该节点是可观测的。一个电路节点是否“固定为1”（或“固定为0”）只有在它既可控又可观测的情况下才是可测试的。

图4.21展示了可控性和可观测性的概念。对于一个具有三个输入（A、B和C）和两个输出（Y和Z）的电路模块，当节点B的电势能够通过B的输入逻辑锥从芯片的主输入被拉高或拉低时，它是可控的。当这种切换的结果能够通过Y和Z的输出逻辑锥被芯片的主输出感知时，它是可观测的。