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DC flow相关
| 要点描述 | 命令区别 | |
| DC | 基础版，使用wireloadmodel | compile_ultra |
| DCT | 含DC所有非冲突feature(如wlm)，按照DC-prefloorplan-DCT流程获取布局信息更精确评估时序收敛 | dc_shell -topo |
| DCG | 含DCT所有feature，多了layer和congestion信息等 | dc_shell -topo compile_ultra -spg |
综合前设定准备
库设定
- lib2db lib(文本格式)转db(内部格式),包含了各个门级单元的行为、引脚、面积以及时序信息。
- link_library 中间虚拟存在，在setup中设置包含具体的库和IP
- synthetic_library综合库，相比工艺库粒度粗一点的综合设计库，一个集合(如dw)
- mem的db/occ等基础IP的db
- symbol_library 定义了单元电路显示的Schematic的库，符号库的后缀是.sdb
- search_path设定
读入设计
- filelist文件顺序，尤其是宏相关顺序；
- 不同文件类型混合 verilog/vhd/sv + rtl/netlist/ddc(inc)
约束tcl设定
环境设置（多来自工艺库需求）
fullchip 环境设置：set_host_options -max_cores 1(设处理核数，决定跑的快慢)/
set_max_area(面积)/set_critical_range(逻辑优化努力程度)/
set_timing_derate量化(乘数因子)补偿工艺偏差
set_max_fanout(扇出)/set_max_transition/set_max_capacitance
时钟
- 时序约束 clock(create/generate/相位关系设计/clock_uncertainty[skew/jitter]/margin/virtual clk/set_clock_group[
-asynchronous>-physically_exclusive>-logically_exclusive]/set_multi_cycle) - set_clock_delay 调整相位，错开竞争冒险，比如mux时钟相位切换 ;
Path：pin2reg/reg2pin/pin2pin/reg2reg
- pin2reg, set_input_delay & set_drv
- reg2pin, set_ouput_delay & set_load (output path)
- pin2pin, set_virtual clk & set_multicycle | set_max/min_delay
- reg2reg-sync, set_multicyle 信号变化慢(>1clk) 约束告知工具释放走线压力、 set_dont_touch, logic duplicate抑制工具优化
path_group设置，分组差异化设置
set_dont_retime - reg2reg-async, set_max/min_delay & (set_bus_skew & set_data_check | set_false_path)
操作命令指南
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