两个网站共用一个数据库社交网站 设计

一，时钟约束

        时钟约束是最基本的一个约束，因为FPGA工具是不知道你要跑多高的频率的，你必要要告诉工具你要跑的时钟频率。时钟约束也就是经常看到的Fmax，因为Fmax是针对“最差劲路径”，也就是说，如果该“最差劲路径”得到好成绩，那些不是最差劲的路径的成绩当然比“最差劲路径”好。Best case的Fmax评估比起Worst case有更好的表现（也更接近实体的Fmax评估）。

二， 时钟约束 + 时序例外约束

        有时候一个设计中，存在多个时钟，光有时钟约束是不够的，还需要加一些例外约束，时序例外约束包括 FalsePath 、MulticyclePath、MaxDelay、MinDelay。但这还不是最完整的时序约束。如果仅有这些，说明时序分析思路还局限在FPGA芯片内部。