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目录
1.算法硬件测试效果
2.算法涉及理论知识概要
2.1 16QAM调制解调原理
2.2 帧同步
3.Verilog核心程序
4.开发板使用说明和如何移植不同的开发板
5.完整算法代码文件获得
1.算法硬件测试效果
本文是之前写的文章:
《基于FPGA的16QAM+帧同步系统verilog开发,包含testbench,高斯信道,误码统计,可设置SNR》
的硬件测试版本。
在系统在仿真版本基础上增加了ila在线数据采集模块，vio在线SNR设置模块，数据源模块。硬件ila测试结果如下：（完整代码运行后无水印）：
vio设置SNR=20db
vio设置SNR=15db
硬件测试操作步骤可参考程序配套的操作视频。
2.算法涉及理论知识概要
16QAM全称正交幅度调制是英文Quadrature Amplitude Modulation的缩略语简称，意思是正交幅度调制，是一种数字调制方式。产生的方法有正交调幅法和复合相移法。16QAM是指包含16种符号的QAM调制方式。
2.1 16QAM调制解调原理
16QAM是用两路独立的正交 4ASK 信号叠加而成，4ASK 是用多电平信号去键控载波而得到的信号。它是 2ASK 调制的推广，和 2ASK 相比，这种调制的优点在于信息传输速率高。正交幅度调制是利用多进制振幅键控（MASK）和正交载波调制相结合产生的。16进制的正交振幅调制是一种振幅相位联合键控信号。16QAM 的产生有 2 种方法：
（1）正交调幅法，它是有 2 路正交的四电平振幅键控信号叠加而成；
（2）复合相移法：它是用 2 路独立的四相位移相键控信号叠加而成。
这里采用正交调幅法。
数字信号是通过FPGA的输出端口生成的。在16QAM调制中，每个符号包含4个比特，因此需要一个4位二进制计数器来生成数字信号。计数器的输出被映射到星座图上的一个点，然后通过数字到模拟转换器（DAC）转换为模拟信号。串/并变换器将速率为Rb的二进制码元序列分为两路,速率为Rb/2.2-4电平变换为Rb/2 的二进制码元序列变成速率为RS=Rb/log216 的 4 个电平信号,4 电平信号与正交载波相乘,完成正交调制,两路信号叠加后产生 16QAM信号.在两路速率为Rb/2 的二进制码元序列中,经 2-4 电平变换器输出为 4 电平信号,即M=16.经 4 电平正交幅度调制和叠加后,输出 16 个信号状态,即16QAM.
16QAM信号采取正交相干解调的方法解调，解调器首先对收到的16QAM 信号进行正交相干解调，一路与cosωct 相乘，一路与sinωct相乘。然后经过低通滤波器，低通滤波器LPF滤除乘法器产生的高频分量，获得有用信号，低通滤波器LPF 输出经抽样判决可恢复出电平信号。
2.2 帧同步
在数字通信中，信息通常是以帧为单位进行组织和传输的。帧同步的目的是确定每一帧的起始位置，以便接收端能够正确地解调出每帧中的数据。
设发送的帧结构为：帧同步码 + 信息码元序列 。帧同步码是具有特定规律的码序列，用于接收端识别帧的起始。
帧同步的过程就是在接收序列中寻找与帧同步码匹配的位置，一旦找到匹配位置，就确定了帧的起始位置，后续的码元就可以按照帧结构进行正确的划分和处理。
3.Verilog核心程序
`timescale 1ns / 1ps
//
// Company:
// Engineer:
//
// Create Date: 2025/03/23 12:49:36
// Design Name:
// Module Name: tops_hdw
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//module tops_hdw(
input i_clk,
input i_rst,
output reg [3:0] led
);wire o_msg;
wire[1:0]o_en;
signal signal_u(
.i_clk (i_clk),
.i_rst (~i_rst),
.o_bits(o_msg),
.o_en (o_en)
);//设置SNR
wire signed[7:0]o_SNR;
vio_0 your_instance_name (.clk(i_clk), // input wire clk.probe_out0(o_SNR) // output wire [7 : 0] probe_out0
);wire[3:0]o_ISET;
wire signed[15:0]o_I16QAM;
wire signed[15:0]o_Q16QAM;
wire signed[15:0]o_I16QAMs;
wire signed[15:0]o_Q16QAMs;
wire signed[31:0]o_mod_T;
wire signed[15:0]o_Nmod_T;
wire signed[31:0]o_modc_R;
wire signed[31:0]o_mods_R;
wire signed[31:0]o_Ifir_R;
wire signed[31:0]o_Qfir_R;
wire [3:0]o_wbits;
wire o_bits;
wire [1:0]o_bits_head;
wire [7:0]o_peak;
wire o_en_data;
wire o_en_pn;
wire o_frame_start;
wire signed[31:0]o_error_num;
wire signed[31:0]o_total_num;
TOPS_16QAM TOPS_16QAM_u(
.i_clk (i_clk),
.i_rst (~i_rst),
.i_SNR (o_SNR),
.i_en (o_en),
.i_dat (o_msg),
.o_ISET (o_ISET),
.o_I16QAM (o_I16QAM),
.o_Q16QAM (o_Q16QAM),
.o_I16QAMs (o_I16QAMs),
.o_Q16QAMs (o_Q16QAMs),
.o_mod_T (o_mod_T),
.o_Nmod_T (o_Nmod_T),.o_modc_R (o_modc_R),
.o_mods_R (o_mods_R),
.o_Ifir_R (o_Ifir_R),
.o_Qfir_R (o_Qfir_R),
.o_wbits (o_wbits),
.o_bits (o_bits),
.o_bits_head (o_bits_head),
.o_peak (o_peak),
.o_en_data (o_en_data),
.o_en_pn (o_en_pn),
.o_frame_start(o_frame_start),
.o_error_num (o_error_num),
.o_total_num (o_total_num)
);//ila篇内测试分析模块140
//ila篇内测试分析模块140
ila_0 ila_u (.clk(i_clk), // input wire clk.probe0({ o_msg,o_SNR,o_I16QAMs[9:0],o_Q16QAMs[9:0],//30o_Nmod_T,o_Ifir_R[27:14],o_Qfir_R[27:14],o_wbits,//48o_error_num[15:0],o_total_num[23:0],//40//28o_en_pn,o_en_data,o_peak,o_bits_head,o_bits})); endmodule
0sj2_069m4.开发板使用说明和如何移植不同的开发板
注意：硬件片内测试是指发射接收均在一个板子内完成，因此不需要定时同步模块。
在本课题中，使用的开发板是：
如果你的开发板和我的不一样，可以参考代码包中的程序移植方法进行移植：
5.完整算法代码文件获得
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