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在 SystemVerilog Assertions (SVA) 中，sequence 和 property 是两个核心概念，它们既有区别又紧密相关。对于初学者，可能不需要过多理解；但是要想写出复杂精美的断言，深刻理解两者十分重要。今天，我们汇总和学习一下该知识点。

1. 区别

特性	sequence	property
定义	描述一系列按时间顺序发生的事件模式	描述一个完整的断言条件，可以包含sequence
时间性	关注时序上的事件序列	可以包含时序和非时序的断言
用途	作为构建property的基本模块	作为完整的断言语句
评估	不能直接用于断言，必须嵌入property中	可以直接用于assert、assume、cover语句
运算符	主要使用时序运算符(##, [*], [=]等)	可使用逻辑运算符(and, or, not等)和蕴含操作符

2. 联系

1. 层级关系：property 通常由 sequence 构建而成，sequence 是 prope