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本设计采用Verilog HDL语言进行实现并编写测试激励，仿真工具使用Mentor公司的QuestaSim 10.6c软件完成对关键模块的仿真验证工作，由于是基于Xilinx公司的Kintex UltraScale系列FPGA器件实现的，因此使用Xilinx公司的Vivado2019.1设计套件工具进行开发。针对本设计中三个关键模块的验证需求，搭建了如图1所示的仿真验证平台。通过数据激励源向待测试设计（Design Under Test，DUT）发送测试数据，经DUT模块处理后，将输出数据与输入数据进行比对，检查DUT模块的各个功能是否正确。

图1 仿真平台搭建
时间仓促，后面跟将展开讨论
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