建设银行积分兑换商城官方网站门户网站优点

简介

LMK0482x系列是业界性能最高的时钟调节器，支持JEDEC JESD204B。

PLL2的14个时钟输出可以配置为使用设备和SYSREF时钟驱动七个JESD204B转换器或其他逻辑设备。可以使用直流和交流耦合提供SYSREF。不限于JESD204B应用，14个输出中的每一个都可以单独配置为传统时钟系统的高性能输出。高性能：拥有功率或性能之间进行权衡的能力、双VCO、动态数字延迟、保持和无故障模拟延迟等功能，使LMK0482x系列成为提供灵活高性能时钟树的理想选择。

特点

• 支持JEDEC JESD204B
• 超低均方根抖动
  • –88 fs均方根抖动（12 kHz至20 MHz）
  • –91 fs均方根抖动（100 Hz至20 MHz），
  • 底噪低，在245.76MHz噪底仅为–162.5 dBc/Hz
• PLL2最多14个差分设备时钟
  • 最多7个SYSREF时钟
  • 最大时钟输出频率3.1 GHz
  • PLL2输出时钟支持可编程输出：LVPECL、LVDS、HSDS、LCPECL。
• PLL1最多1个缓冲VCXO/晶体输出
  • 支持时钟编程为LVPECL，LVDS、2xLVCMOS。
• 双环 PLL 架构
  • PLL1
    • 最多3个冗余输入时钟
      • 自动和手动切换模式
      • 无点击切换和LOS
    • 集成低噪声晶体振荡器电路
    • 输入时钟丢失时的保持模式
  • PLL2
    • 归一化[1 Hz]PLL噪底–227 dBc/Hz
    • 鉴相器速率高达155 MHz
    • OSCin倍频器
    • 两个集成低噪声VCO
  • 50%占空比输出分频器，1至32（偶数和奇数）。
  • 精确数字延迟，动态可调。
  • 25 ps步进模拟延迟。
  • 多模：双PLL、单PLL和时钟分发
  • 工业温度范围：–40至85°C；支持105°C PCB温度（在热垫上测量）。

LMK04828引脚图

下图是LMK04828引脚图，包括了控制引脚、时钟输入、晶振输入输出、时钟输出、电源和地。下面依次介绍相关的引脚功能。

引脚功能介绍

控制引脚功能

芯片包含了复位、控制芯片寄存器写入的SPI相关引脚、芯片时钟选择引脚，下面进行引脚功能的介绍。

引脚序号	名称	输入/输出	引脚描述
5	RESET/GPO	I/O	设备复位输入或GPO。如果用作复位输入，引脚极性和标称160-kΩ上拉或下拉由寄存器设置控制。如果用作输出，可以设置为推挽或开漏。
6	SYNC/SYSREF_REQ	I	同步输入。可用于重置分压器，触发SYSREF脉冲器，或从SYSREF分压器请求连续的SYSREF。引脚极性由寄存器设置控制。通常使用160-kΩ下拉。
18	CS(N)	I	SPI芯片选择，低有效输入。在不使用时，必须从外部拉高或主动驱动高电平。
19	SCK	I	SPI时钟。高电平有效输入。标称160-kΩ的下拉电阻。
20	SDIO	I/O	SPI数据。这个引脚可以实现双向I/O。作为一个输出，该引脚可以配置为开漏或推挽。开漏输出需要外部上拉。寄存器设置可以禁用该引脚的输出功能。其他GPIO引脚 也可以被配置为传统4线制SPI的MISO（主进从出）。
31	Status_LD1	I/O	可编程状态引脚。默认情况下，该引脚被配置为高电平输出，代表PLL1锁定检测的状态。其他状态条件和输出极性可由寄存器选择。这个引脚可以被配置为开漏或推挽输出。
48	Status_LD2	I/O	可编程状态引脚。默认情况下，该引脚被配置为高电平输出，代表PLL2锁定检测的状态。其他状态条件和输出极性可由寄存器选择。这个引脚可以被配置为开漏或推挽输出。
58	CLKin_SEL0	I/O	可编程的状态引脚。默认情况下，该引脚被编程为高电平有效输入，具有标称160kΩ的下拉功能，在引脚选择模式下选择哪个CLKin作为PLL1的参考。如果作为输入，引脚的极性和标称的160kΩ上拉或下拉由寄存器设置控制。如果作为一个输出，可以设置为推挽式或输出式。
59	CLKin_SEL1	I/O	同上CLKin_SEL0。
33	Vcc5_DIG	Power	为数字电路提供电源，如SPI总线和GPIO引脚。去耦电容的要求可能会随着系统频率的变化而变化。
21	Vcc3_SYSREF	Power	为SYSREF分压器和SYNC提供电源。去耦电容的要求可能随系统频率而变化。

晶振输入输出引脚功能

芯片包含了晶振输入输出引脚，下面进行引脚功能的介绍。

引脚序号	名称	输入/输出	引脚描述
43	OSCin§	I	对PLL1的反馈，对PLL2的参考输入。对该引脚的输入应该是交流耦合的。接受单端或差分时钟。
44	OSCin(N)	I	如果在单端配置中没有使用，用一个0.1μF的电容连接到GND。如果两个引脚都不使用，则保持浮动状态。
40	OSCout	I/O	(默认) OSCin端口的缓冲输出。默认为LVPECL。在LVPECL输出格式中，该引脚只支持240Ω的发射极电阻。如果不使用，请将输出格式缓冲器设置为关机，让引脚浮动。
40	CLKin2	I/O	PLL1的参考时钟输入端口2。可配置为直流或交流耦合。接受单端或差分时钟。如果在单端配置中没有使用，用一个0.1μF的电容连接到GND。如果两个引脚都不使用，则保持浮动状态。必须对寄存器进行配置以将该引脚设置为输入。
41	OSCout(N)/CLKin2(N)	I/O	和40引脚构成差分输入。
39	Vcc7_OSCout	Power	为OSCout端口和CLKin2提供电源。去耦电容要求可能随系统频率变化而变化。
42	Vcc8_OSCin	Power	为OSCin提供电源。去耦电容的要求可能随系统频率的变化而变化。

时钟输入引脚功能

芯片包含了时钟信号的引脚输入，下面进行引脚功能的介绍。

引脚序号	名称	输入/输出	引脚描述
32	CPout1	O	充电泵1输出。该引脚连接到PLL1的外部环路滤波器组件，以及VCXO控制电压引脚。
46	CPout2	O	电荷泵2输出。这个引脚连接到PLL2环路滤波器的外部元件。如果使用外部VCO，这个引脚也连接到外部VCO控制电压引脚。不要把这个引脚放在嘈杂的信号附近。
34	CLKin1	I	(34引脚的默认功能) PLL1的参考时钟输入端口1。可以配置为直流或交流耦合。接受单端或差分时钟。如果在单端配置中未使用，用一个0.1μF的电容连接到GND。如果两个引脚都不使用，则保持浮动状态。
34	FBCLKin	I	反馈输入，用于外部时钟反馈输入（零延迟模式）。可配置为直流或交流耦合。接受单端或差分时钟。如果在单端配置中未使用，用一个0.1F的电容连接到GND。 如果两个引脚都不使用，则保持浮动状态。
34	Fin	I	外部VCO输入（外部VCO模式）或时钟分配输入（分配模式）。可以配置为直流或交流耦合。接受单端或差分时钟。如果在单端配置中未使用，用一个0.1μF的电容连接到GND。如果两个引脚都不使用，则保持浮动状态。
35	CLKin1(N)	I	CLKin1(N)、FBCLKin(N)、Fin(N)，和34引脚构成差分输入。
37	CLKin0§	I	PLL1的参考时钟输入端口0。也可作为SYNC/SYSREF的同步输入。可以配置为直流或交流耦合。接受单端或差分时钟。
38	CLKin0(N)	I	如果在单端配置中未使用，用一个0.1μF的电容连接到GND。如果两个引脚都不使用，则保持浮动状态。
45	Vcc9_CP2	Power	为PLL2充电泵提供电源。去耦电容的要求可能随系统频率而变化。
47	Vcc10_PLL2	Power	为PLL2提供电源。去耦电容的要求可能随系统频率的变化而变化。
36	Vcc6_PLL1	Power	为PLL1、电荷泵1、保持器DAC提供电源。去耦电容的要求可能随系统频率的变化而变化。

时钟输出引脚功能

芯片包含了四个时钟输出组，下面列举了各个时钟组包含的具体输出：

• 时钟组0：DCLKout0，SDCLKout1，DCLKout12，SDCLKout13。
• 时钟组1：DCLKout2，SDCLKout3。
• 时钟组2：DCLKout4，SDCLKout5，DCLKout6，SDCLKout7。
• 时钟组3：DCLKout8，SDCLKout9，DCLKout10，SDCLKout11。

因为各个时钟组的输出时钟功能类似，这里以时钟组0为例介绍。

引脚序号	名称	输入/输出	引脚描述
1	DCLKout0§	O	设备时钟输出0，1脚和2脚一起组成差分输出。时钟组0的一部分
2	DCLKout0(N)	O	为尽量减少噪声，应将时钟组中的所有输出保持在同一频率，或保持在没有杂散干扰的频率。如果未使用，将输出格式缓冲区设置为断电并使引脚浮空。
3	SDCLKout1§	O	SYSREF /设备时钟输出1，3脚和4脚一起组成差分输出。时钟组0的一部分。
4	SDCLKout1(N)	O	为尽量减少噪声，应将时钟组中的所有输出保持在同一频率，或保持在没有杂散干扰的频率。如果未使用，将输出格式缓冲区设置为断电并使引脚浮空。
60	SDCLKout13§	O	SYSREF /设备时钟输出，60脚和61脚一起组成差分时钟输出。时钟组0的一部分。
61	SDCLKout13(N)	O	为尽量减少噪声，应将时钟组中的所有输出保持在同一频率，或保持在没有杂散干扰的频率。如果未使用，将输出格式缓冲区设置为断电并使引脚浮空。
62	DCLKout12§	O	设备时钟输出1，62脚和63脚一起组成差分输出。时钟组0的一部分。
63	DCLKout12(N)	O	为尽量减少噪声，应将时钟组中的所有输出保持在同一频率，或保持在没有杂散干扰的频率。如果未使用，将输出格式缓冲区设置为断电并使引脚浮空。
64	Vcc12_CG0	Power	时钟输出0、1、12、13的电源。去耦电容要求可能随系统频率变化。
wer	时钟输出0、1、12、13的电源。去耦电容要求可能随系统频率变化。