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逻辑综合是将期望的电路行为的抽象形式（通常以RTL表示）转换为基于逻辑门（标准单元）的设计实现的过程。这一过程由具有复杂算法的自动综合工具完成。逻辑综合的结果是网表，它由各种标准单元和特殊宏单元组成。该网表的功能应与原始RTL代码中描述的功能一致。逻辑综合是电子设计自动化的一个重要方面。
在逻辑综合的过程中，从设计的RTL描述开始，综合工具首先构建一个对应的多级布尔网络。接着，该网络通过使用多种与技术无关的技术进行优化。在技术无关优化中，典型的成本函数是逻辑函数的因式分解表示的总文字数，这与实际电路面积密切相关。最后，技术相关的优化将技术无关的电路转换为给定技术（库）中的门级网络。在技术映射期间和之后，之前步骤中进行的简单成本估计被更具体、实现驱动的估计所取代。映射受到多个因素的限制，例如技术库中门的可用性（逻辑功能）；每个门在其逻辑系列中的驱动能力；以及每个门的延迟、功耗和面积。
此外，行为综合是一种从行为级HDL指定的电路综合逻辑的方法。这种方法将行为级HDL规范转换为RTL规范，然后用于门级逻辑综合。行为综合的目标是提高设计者的生产力，以应对设计规模不断增长的挑战。
逻辑综合过程应具备以下特点：
- 无误解
- 执行速度快
- 能够处理大型设计
此外，为了使生成的网表能够提供高质量的电路，面积必须小，功耗需要低，电路速度应高。
逻辑综合任务的质量高度依赖于所使用的ASIC库、嵌入在综合工具和CPU中的算法，以及执行综合任务的计算机的内存配置。