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wzjs 2025/8/29 23:34:50

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NOR Flash
- 存储结构：
  采用并行连接存储单元（类似逻辑门“或非门”结构），支持随机访问（XIP，Execute-In-Place）。
  - 读取机制：直接通过地址线访问任意单元，读取速度接近DRAM。
  - 写入/擦除：按块擦除（典型块大小64-256KB），写入需先擦除。
- 关键参数：
  - 读取时间（tACC）：50-100ns
  - 擦写次数：约10万次（SLC类型）
NAND Flash
- 存储结构：
  串行连接存储单元（类似“与非门”结构），仅支持顺序访问，需按页（Page）读取。
  - 读取机制：以页为单位（典型4KB），地址解码依赖控制器。
  - 写入/擦除：按块擦除（块大小128KB-4MB），写入速度远高于NOR。
- 关键参数：
  - 页读取时间：25-50μs
  - 擦写次数：SLC约10万次，MLC约3千次，TLC约500次

类型	典型应用	优势	劣势
NOR Flash	1. 嵌入式系统启动代码（U-Boot、BIOS） 2. 实时操作系统（RTOS）代码存储 3. 汽车电子（ECU固件）	快速随机读取、支持XIP、高可靠性	容量低（通常≤1GB）、成本高
NAND Flash	1. 大容量存储（SSD、U盘） 2. 智能手机/平板存储（eMMC/UFS） 3. 数据中心（QLC NAND）	高密度（TB级）、低成本/bit	需复杂控制器、寿命有限、访问延迟高

NOR Flash设计要点
- XIP支持：
  确保地址线直连处理器，减少延时（tACC需匹配CPU时钟）。
- 电源管理：
  写入时需高压（如12V），需集成电荷泵电路。
- 数据保持：
  温度每升高20°C，数据保持时间减半（公式：T_keep ∝ 2^(-ΔT/20)）。
- 坏块处理：
  早期NOR无坏块管理，需软件标记并跳过（冗余区设计）。
NAND Flash设计要点
- 坏块管理（BBM）：
  初始坏块率1-2%，需预留备用块（通常5-10%）。
- ECC纠错：
  LC需1-bit ECC/512B，TLC需72-bit BCH/1KB（纠错能力公式：t = floor((n-k)/log2(n+1))，t为纠错位数）。
- 磨损均衡（Wear Leveling）：
  均衡算法延长寿命（总写入量公式：总写入量 = 物理容量 × 擦写次数）。
- 接口时序：
  ONFI 3.0接口速度可达400MT/s（时钟频率200MHz），需控制信号完整性（眼图测试）。
通用设计规范
- 信号完整性：
  NAND的DQ线需阻抗匹配（50Ω±10%），长度差≤100mil。
- 电源去耦：
  每颗Flash芯片配置10μF（低频）+0.1μF（高频）电容。
- 散热设计：
  3D NAND堆叠层数增加（如176层），需导热垫片或金属散热层。

选型建议
- NOR Flash：
  - 需快速启动或代码执行的场景（工业控制、车载系统）。
  - 推荐型号：Winbond W25Q系列（SPI接口）、Micron MT28E系列（并行）。
- NAND Flash：
  - 大容量存储需求（消费电子、数据中心）。
  - 推荐型号：Samsung 980 Pro（PCIe 4.0 NVMe）、Kioxia BiCS5（3D TLC）。
技术趋势
- NOR Flash：
  转向40nm以下工艺，容量提升至4Gb（如Infineon SEMPER X1）。
- NAND Flash：
  3D堆叠层数突破200层（如SK海力士238层），QLC普及降低成本。
- 新兴技术：
  存算一体（CIM）架构探索，减少数据搬运功耗。