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利用时间重叠概念实现并行处理的是:流水处理机
下面有关浮点运算器的描述中，正确的是：浮点运算器可用两个松散的定点运算器（阶码部件和尾码部件来实现）
在系统总线中，地址总线的位数：与存储单元个数有关
访问内存所得到信息经( 地址总线 )传送到CPU
假定用若干个8K×8位的芯片组成一个32K×32位的存储器，则需要（ 16 ）片该芯片
某计算机的存储系统由Cache一主存系统构成，Cache的存取周期为10 ns，主存的存取周期为50 ns。在CPU执行一段程序时，Cache完成存取的次数为4800次，主存完成的存取次数为200次，该Cache一主存系统的效率e是( 0.833 )。(设Cache和主存不能同时访问。)
n体(模n)交叉编址存储器在( 连续访存的n个地址是针对同一个存储模块 )时，其存取带宽是单体存储器的n倍。
双端口存储器在( 同时访问左端口与右端口的地址码相同的情况下 )发生访问冲突。
计算机系统包括（硬件系统和软件系统）
主频为1 GHz的CPU运算性能可能强于主频为2 GHz的CPU
字长指计算机能直接处理的二进制信息的位数
主频是指CPU时钟周期的倒数
从计算机系统结构的发展和演变看，早期的计算机是以( 运算器 )为中心的系统结构，而近代的计算机是以( 存储器 )为中心的系统结构。
计算机硬件系统直接运行的程序是( 机器语言程序 )
十进制数一5基于单精度浮点数IEEE 754标准的编码是( C0A00000H )。（注：单精度浮点数IEEE 754格式为符号位1位、尾数23位、阶码8位，且阶码用移码表示）
在Cache和主存构成的两级存储器中，Cache的存储时间是100ns，主存的存储时间是1000ns，如果希望有效存储时间不超过150ns，则Cache的命中率至少为( 95% )
—个8位的二进制整数，若采用补码表示，且由3个“1”和5个“0”组成，则最小值为( -125 )
某容量为256MB的存储器由若干16Mx8 bit DRAM芯片（地址线分时复用）构成，该DRAM芯片的地址引脚和数据引脚总数是20
下列关于ROM和RAM的说法中，正确的是( 仅II )。
Ⅱ．SRAM读后不需要刷新，而DRAM读后需要刷新
下列关于Flash存储器的说法正确的是( Flash存储同时具有ROM和RAM的功能 )
如果X为负数，则已知[X]补，求[-X]补的方法是（ [X]连同符号位一起各位变反，末位加1 ）
原码乘法：先取操作数绝对值相乘，符号位单独处理
原码加减交替除法又称为不恢复余数法，因此：仅当最后一步余数为负时，做恢复余数的操作
若浮点运算结果尾数不是规格化数，将进行结果规格化。结果规格化有左规和右规之分，下列操作中，属于结果规格化的操作是
尾数左移1位，阶码减1
尾数右移1位，阶码加1