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• Project Manager工程管理

1. Settings
2. Add sources
3. Language templates

包括verilog模板

包括VHDL模板

包括SV模板

包括XDC模板

包括Debug模板

1. IP catalog用于新增各种xilinx的IP核

• Project Settings

1. General

工程Device器件

默认库为xilinx默认库

1. Simulation
2. Elaboration
3. Synthesis

Tcl.pre用户自己添加或者创建综合的tcl文件；

Tcl.post用户自己添加或者创建综合后的tcl文件；

-flatten_hierarchy设置为none的适合，综合工具不会将设计全部展开，保留和设计层次相同的属性关系，工具优化最少，消耗的资源最多；设置为Full的适合，结构全部展开，综合后只有顶层，子模块的层次结构看不出来，优化最多，资源消耗最少；设置为rebuilt，则综合工具会适当展开，中途会存在一些优化，但是层次结构和RTL是存在一些差异的。

-gated_clock_conversion控制综合工具是否对门控时钟逻辑进行转换程触发器使能；

-bufg设置使用bufg的数目

-fanout_limit设置进行逻辑复制之前最大的扇出值，这个是针对数据信号的扇出有效的最大值，对复位，置位，时钟信号的扇出不起到任何作用。

-directive表示的综合优化策略，有8中综合优化的策略，包含运行的时间，面积，BRAM,DSP等。

状态机的编码方式：one-not,sequential,johnson,gray,auto.

max_bram：设计中允许使用的BRAM最大数量，默认值-1为不限制使用数量，综合工具可使用所有BRAM。

max_uram：设计中允许使用的URAM最大数量，默认值-1为不限制使用数量，综合工具可使用所有URAM。

max_dsp：设计中允许使用的DSP最大数量，默认值-1为不限制使用数量，综合工具可使用所有DSP。

max_bram_cascade_height：设计中允许BRAM级联的最大长度，默认值-1为不限制级联长度。

max_uram_cascade_height：设计中允许URAM级联的最大长度，默认值-1为不限制级

1. Implementation
2. Bitstream
3. IP

参考：https://blog.csdn.net/zyp626/article/details/129979636

打开实现的设计，就可以对bitstream进行各种约束和设计了。

open implenmented design