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原因

由于PLL离散时间特性，考虑锁相环的稳定性，环路带宽受到限制，最多为参考频率的1/20~1/10

• 鉴相器会定时进行对 参考输入和分频器输出之间的相位差进行比较
• 因此，鉴相器是一个在参考频率下工作的离散时间模块
• 这意味着环路带宽被限制，远远小于参考频率
•  

  • 相位变化的跟踪速度，不能快过它们在输入端出现的速度
  • 必须提供几个参考输入周期
    • 以便环路滤波器对来自鉴相器的信号进行平均
    • 相应调整VCO的控制电压
  • 因此，环路带宽被限制在参考频率的1/20到1/10之间

参考资料

《Analog Integrated Circuit Desing》，D.A.Johns, K.Martin ，Chapter 19 P752