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1、FLASH电路设计

1.1 SPI FLASH
SPI FLASH 信号设计要求如下：

• 避免信号走线穿越电源分割区域，并保持信号参考平面完整；
• 相邻信号走线间距保持“3H”原则；（ H为信号与最近的参考层之间间距）
• SFC_CS0N/1N、 SFC_MOSI_IO0、 SFC_MISO_IO1、 SFC_WP_IO2、SFC_HOLD_IO3线长以 SFC_CLK线长为基准，误差控制在±500min以内

1.2 NAND FLASH
NAND FLASH信号设计要求如下：

• 避免信号走线穿越电源分割区域，并保持信号参考平面完整；
• 相邻信号走线间距保持“3H”原则；（ H为信号与最近的参考层之间间距）

1.3 eMMC
eMMC信号设计要求如下：

• 避免信号走线穿越电源分割区域，并保持信号参考平面完整；
• 相邻信号走线间距保持“3H”原则；（ H为信号与最近的参考层之间间距）
• EMMC_DATA[0:7]、 EMMC_CMD、 EMMC_DS线长以 EMMC_CLK线长为基准，误差控制在±300min以内
• eMMC电源供电走线加宽铜皮

2、GMAC电路设计

GMAC信号设计要求如下：

• 避免信号走线穿越电源分割区域，并保持信号参考平面完整
• 相邻信号走线间距保持“3H”原则；（ H为信号与最近的参考层之间间距）
• RGMII_TXD[0:3]、 RGMII_TXEN的线长以RGMII_TXCKOUT的线长为基准，误差控制在± 500mil以内，走线长度5inch以内
• RGMII_RXD[0:3]、 RGMII_RX_DV的线长以RGMII_RX_CLK的线长为基准，误差控制在± 500mil以内，走线长度5inch以内
• MDI0+、 MDI0-、 MDI1+、 MDI1-、 MDI2+、 MDI2-、 MDI3+、 MDI3-差分线对长度控制在± 5mil，差分阻抗控制在100Ω+/-10%
• 在RJ45座子和变压器初级下， PCB每一层均禁铺。 Bob Smith电路浪涌防护管靠近电阻和高压电容放置
• 变压器中心抽头走线尽可能的粗且短，降低阻抗

3、Video Input电路设计

3.1 MIPI RX
MIPI RX 信号设计要求如下：

• 差分信号走线时以GND为参考平面，并保持参考平面完整；差分信号走线换层时需要邻近设计地过孔（即伴随地过孔）；差分信号走线时最多打两次孔
• 建议PCB走线长度不大于3inch；每对差分信号的P/N走线长度偏差控制在± 40mil以内； MIPI数据信号以其对应的时钟信号为基准，长度偏差控制在± 300mil以内。 (等长设计需要考虑芯片内部的pindelay， pindelay+PCB走线长度一起联合控制等长）
• MIPI 差分信号的阻抗控制在100Ω +/-10%
• 避免邻近其他信号，并保证与其他信号的间距大于20mil
• MIPI 差分信号通过连接器与其他外设相连时候，要注意差分信号在连接器的定义排布。在连接器定义上，相邻差分信号对之间（例如： IPI_RX0_CK0P/N与MIPI_RX0_D0P/N之间）必须使用GND管脚进行隔离。如下图所示： 黄色是GND网络，绿色是差分线对

3.2 MIPI TX
MIPI TX 信号设计要求如下：

• 差分信号走线时以GND为参考平面，并保持参考平面完整
• MIPITX 差分对的PCB走线控制差分阻抗100 Ω +/-10%
• 如果使用FPC连接，建议PCB+FPC的总长不超过9inch
• 如果MIPI TX的通讯速率为1.5Gbps时， P/N信号之间的长度偏差控制在± 40mil以内；数据信号以其对应的时钟信号为基准，长度偏差控制在± 100mil以内。 (等长设计需要考虑芯片内部的pindelay， pindelay+PCB走线长度一起联合控制等长）
• 如果MIPI TX的通讯速率为2.5Gbps时， P/N信号之间的长度偏差控制在± 40mil以内；数据信号以其对应的时钟信号为基准，长度偏差控制在± 60mil以内。 (等长设计需要考虑芯片内部的pindelay， pindelay+PCB走线长度一起联合控制等长）
• 避免邻近其他信号，并保证与其他信号的间距大于20mil

3.3 Parallel CMOS
Parallel CMOS（VI，HT红外热成像） 信号设计要求如下：

• 避免信号走线穿越电源分割区域，并保持信号参考平面完整
• 相邻信号走线间距保持“3H”原则；（ H为信号与最近的参考层之间间距）
• VI_DATA[0:15]、 VI_HS和VI_VS的线长以VI_CLK的线长为基准，偏差控制在± 500mil
• 走线长度8inch以内

4、Video Output信号设计

Video Output信号设计要求如下：

• 保证信号有完整的参考平面
• 相邻信号走线间距保持“3H”原则；（ H为信号与最近的参考层之间间距）
• VO_BT1120_DATA[0:15]的线长以VO_BT1120_CLK的线长为基准，偏差控制在± 500mil
• 走线长度2inch以内

5、模拟音频电路设计

模拟音频电路走线设计要求如下：

• AC_VREF管脚上对接的电容需要靠近主芯片放置

• 模拟音频输入输出信号、 AC_MICBIAS信号以GND为参考平面，并保证参考平面完整

• 当产品需要设计mic输入电路时，建议音频输入采用差分模式（抗共模干扰能力强），信号采用差分走线的方式，并在音频输入信号两侧全程包地，且GND过孔均匀放置

• 当音频输入采用单端模式时，音频输入信号、 AC_MICBIAS信号要求全程包地处理，并且相邻信号之间的GND过孔均匀放置

• 音频的输出信号要求全程包地处理，并且相邻信号之间的GND过孔均匀放置

• AC_MICBIAS， AC_VREF， AVDD_AC电源上滤波电容的对地管脚需要单独打过孔与GND平面相连，在top和bottom层不与GND网络相连

6、SDIO信号设计

SDIO信号设计要求如下：

• SDIO数据信号必须以GND为参考平面，并保持信号参考平面完整
• 相邻信号走线间距保持“3H”原则；（ H为信号与最近的参考层之间间距）
• SDIO0/1_CDATA[0:3]、 SDIO0/1_CCMD的线长以SDIO0/1_CCLK_OUT的线长为基准，偏差控制在± 500mil以内

7、USB2.0与USB3.0信号设计

USB2.0信号设计要求如下：

• 差分信号必须以GND为参考平面，并保持信号参考平面完整
• 差分信号的过孔数量不超过2个，走线换层时需要邻近设计地过孔（即伴随地过孔）
• USB2.0接口外接插座时，建议差分信号走线长度不大于5inch，外挂线缆长度不大于1.5米；当USB2.0信号用做板级级联时，建议差分信号走线长度不大于10inch
• 差分信号P/N的走线长度偏差控制在± 5mil以内 (等长设计需要考虑芯片内部的pindelay， pindelay+PCB走线长度一起联合控制等长）
• USB差分信号的阻抗控制在90Ω+/-10%
• 保证与其他信号的间距大于20mil
• 为了更好的EMI屏蔽效果， USB2.0的走线建议走内层
  USB3.0信号设计要求如下：
• 差分信号必须以GND为参考平面，并保持信号参考平面完整
• 差分信号的过孔数量不超过2个，走线换层时需要邻近设计地过孔（即伴随地过孔）
• USB3.0接口外接插座时，差分信号线走线长度不大于5inch，过孔数量不超过1个，外挂线缆长度控制在1米以内；当USB3.0信号做板级级联时，差分信号线走线长度不大于10inch，过孔数量不超过2个。 USB3.0信号过孔附近需要放置一个GND过孔，以获取更好的信号质量
• 差分信号P/N的走线长度偏差控制在± 5mil以内 (等长设计需要考虑芯片内部的pindelay， pindelay+PCB走线长度一起联合控制等长）
• USB差分信号的阻抗控制在90Ω+/-10%
• 差分信号与对接器件之间需要添加AC耦合电容，为保证阻抗连续性， AC耦合电容的第二层VSS需要做挖空处理, 接插件处及信号换层处的信号过孔，除距离最近的参考层外,信号过孔与VSS平面的airgap应大于30mil
• 避免邻近其他信号，并保证与其他信号的间距大于20mil

8、PCIE2.0信号设计

PCIE2.0信号设计要求如下：

• 差分信号必须以GND为参考平面，并保持信号参考平面完整
• 外接插卡时，板级走线长度应尽量短, 建议5inch以内，尽量缩短fanout区域内的走线长度，且最多打一次过孔，换层过孔处需要有GND过孔伴随，同时cable线需控制在1m以内
• 板内互连时，需控制PCB走线在10inch以内，且最多打两次过孔，换层过孔处需要有GND过孔伴随
• 差分信号P/N的走线长度偏差控制在± 5mil以内 (等长设计需要考虑芯片内部的pindelay， pindelay+PCB走线长度一起联合控制等长）
• PCIE差分对的PCB走线控制差分阻抗100 Ω +/-10%
• 差分信号与对接器件之间需要添加AC耦合电容，为保证阻抗连续性，信号ball对应第二层GND平面建议做挖空处理， AC耦合电容的第二层GND需要做挖空处理，如下图所示，接插件处及信号换层处的信号过孔，除距离最近的参考层外,信号过孔与GND平面的airgap应大于30mil

9、HDMI 信号设计

HDMI信号设计要求如下：

• HDMITX差分对的PCB走线控制差分阻抗100 Ω +/-10%

• 外接插卡时，板级走线长度应尽量短, 建议5inch以内，尽量缩短fanout区域内的走线长度，建议表层走线，不可以换层

• 如无法避免，需换层走线，仅限于换2次，且走线长度≤4inch；换层过孔地方需伴随对称GND 过孔，且两过孔间距。

• 差分对内等长控制20mil,最大不超过25mil; 如果超出25mil不多(30mil以内),可考虑走较短的蛇形线,将skew控制到25mil (等长设计需要考虑芯片内部的pindelay，pindelay+PCB走线长度一起联合控制等长）

• 差分走线应保证阻抗连续，差分对间等长在80mil以内，以阻抗连续优先(尽量不走蛇形线) (等长设计需要考虑芯片内部的pindelay， pindelay+PCB走线长度一起联合控制等长）

• ESD器件应选择寄生电容最大值尽量小的， ESD器件寄生电容最大值建议小于0.65pF@6Gbps

• 由于ESD器件以及连接器存在寄生电容最大值，导到阻抗偏低，需要对该处进行阻抗补偿。将ESD器件以及连接器件下方的相邻层GND平面挖空，并且在ESD挖空旁边增加GND过孔，如下图所示；为了减小封装ball的寄生电容最大值，将ball下方的相邻层GND挖空。

10、 CVBS电路走线设计

• CVBS走线两端包地，均匀地孔伴随
• 信号以GND为参考平面，并保证参考平面完整
• AVDD18_VDAC的对地电容独立过孔到内层与GND相连， top和bottom层不与GND连接。

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