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大家好,我是硅言。最近在开发NORD的AC、DC测试程序,准备和大家聊聊NOR Flash一套完整的AC、DC测试,要测哪些参数,如何测试等等。​​OS测试(Open-Short Test,开短路测试)​​作为芯片测试"第一道防线"——它能在数秒内快速筛查出引脚开路(Open)、短路(Short)、接触不良等致命缺陷,据统计,OS测试可降低约30%的测试成本,是芯片样测、量产前不可或缺的关键步骤。

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一、OS测试的定义与作用

​OS测试​​(Open-Short Test),又称连续性测试或接触测试,是芯片测试中的首个关键环节。其核心目标是验证芯片引脚与测试系统的电气连接是否完整,同时检测引脚之间是否存在短路或开路缺陷。通过OS测试,可快速发现芯片制造中的物理缺陷,如引脚短路、键合线缺失、静电损伤等,还能排查测试夹具(如Probe Card、Socket)的接触问题。

作为芯片测试工程师,硅言曾与OS测试上演过一段"从懵懂到顿悟"的成长史。刚入职时,硅言像执行神秘仪式般在每个测试前机械地运行OS测试,只知道屏幕上跳动的"PASS"是开启后续测试的魔法咒语。直到亲手编写芯片的测试程序,才真正破译了这个"咒语"背后的科技密码——原来OS测试是芯片世界的​​量子纠缠探测器​​,通过引脚与保护二极管构成的微观电路,实现纳米级缺陷的宏观诊断。

二、OS测试的原理:二极管特性与电压检测

芯片的每个引脚均内置ESD保护二极管,一端接电源(VDD),另一端接地(VSS),形成天然的安全屏障。这些二极管在正常导通时,正向压降约为0.65V(硅材料),反向则截止。OS测试正是通过检测这一特性,判断引脚状态。

二极管伏安特性曲线:

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芯片引脚保护二极管的结构:

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在存储芯片的电路设计中,部分二极管并非刻意布局的独立元件,而是源于MOS管结构的寄生效应。以N沟道功率MOSFET为例,其源极(Source)与P型体区的短接结构,必然会在P型体区与N型漂移层间形成体二极管(Body Diode),这是由半导体PN结的物理特性决定的。而对于I2C总线的SCL和SDA引脚,其电路结构采用​​漏极开路(Open-Drain)​​设计,仅配置单个NMOS管接地。这种设计通过外接上拉电阻实现线与逻辑功能,同时满足多主机仲裁需求——当任意设备将总线拉低时,所有设备均能检测到低电平状态。

测试逻辑:

  • 正向测试(Open_short_to_VDD):将VDD接地,向引脚注入100-500μA正向电流。正常状态下,电流流经上端二极管至VDD,引脚电压约为0.7V(硅二极管压降)。若电压>0.9V判为开路(Open),<0.2V判为短路(Short)。

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  • 反向测试(Open_short_to_VSS)​​:类似原理,注入-100μA电流,检测下端二极管导通电压(正常范围-0.2V至-0.9V)。若电压<-0.9V为开路,>-0.2V为短路。

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三、测试方法与技术实现

万用表手动测试​​

最简单的测OS方法,就是用万用表测量,适用于几颗芯片验证,效率低且易受人为因素干扰。

PMU串行加流测压

测试步骤​​:① 所有待测量引脚接GND,以避免引脚间短路干扰测试结果;② PMU向被测引脚注入±100μA电流;③ 测量引脚电压并与阈值比较。

硅言当前就使用该方法测试OS,测试程序Demo是抽100uA电流测试指定pin的OS(不是完整代码奥,仅示意):

var all_pin = SemiContext.Digital("VCC,CS,DO,WP,DI,CLK,HOLD");
all_pin.SetSelectedFunction("Off");
var test_pin = SemiContext.Digital(OS_TestPin);
test_pin.SetSelectedFunction("Ppmu");
test_pin.SetIClamp(0.032).SetApertureTime(0.01).VForce(0).IForce(0);
test_pin.IForce(TestPinIForceValue, 0.000128);
for (int i = 0; i < 8; i++)
{temp[i] = test_pin.VMeasure();
}
result = Utility.CalculateAverage(4, temp);
OS_V.Evaluate(result);
test_pin.SetIClamp(0.032).SetApertureTime(0.01).VForce(0).IForce(0);
test_pin.SetSelectedFunction("Disconnect");

对于NOR Flash、EEPROM、NAND等存储产品,其引脚数量通常控制在​​8-48pin区间​​,且样测阶段关注核心功能验证而非量产效率。同时存储芯片引脚ESD保护结构统一(如仅配置VSS端二极管),测试参数设置更标准化,所以采用PMU串行测试。硅言也曾尝试全引脚同步加流测试,确实会提高速度,但会掩盖相邻引脚的隐性短路。

看到这里,相信大家和硅言一样有个疑问,面对数百引脚、异构架构的MCU/FPGA,如何快速测OS呢?

分组并行测试​​:将512pin按奇偶分组,交替施加±100μA电流,可缩短60%测试时间且保留短路定位能力;机器学习辅助​​:基于历史良率数据,智能跳过低风险引脚。

某FPGA企业采用​​三阶段测试法​​:

  • 阶段1​​:全引脚并行加流,筛选明显开路/短路;
  • ​​阶段2​​:奇数引脚加流+偶数接地,检测横向短路;
  • ​​阶段3​​:对角矩阵扫描,定位三维封装的层间短路。

OS测试,这项看似简单的"连通性检查",实则是芯片品质的基石。随着AI与大数据技术的渗透,OS测试正从“静态检测”迈向“动态预测”。例如,通过历史数据建模,预判引脚失效概率;或结合机器学习优化测试阈值,减少误报率。最终需要根据芯片引脚ESD保护结构,选用合适的OS测试方案,正如半导体测试界的箴言:“没有放之四海而皆准的测试方案,只有不断进化的工程智慧。”


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