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触发器（FF）

数字电路中，有时需要使用具有记忆功能的基本逻辑单元。能够存储1位二值信号（0，1）的基本单元电路统称为触发器。

触发器是构成时序逻辑电路的基本电路，是联系组合逻辑电路和时序逻辑电路的桥梁。

触发器的两个基本特点是具有两个能自行保持的稳定状态表示逻辑状态的0 和1，并且可以根据不同的输入信号可以置成1或0状态。

因此，一个触发器应具有以下性质：

1，有两个稳定状态:，“0”状态、“1”状态。

2.有两个互补的输出端，“1”态时: Q = 1, ～Q = 0 ，“0”态时: Q = 0， ～Q = 1

3，有一组输入信号(通常为1~3个)，这组信号称为激励、时钟
触发器的工作方式是在输入的作用下，由现态转变成次态。其中，现态是输入作用前的状态，记作 $Q^n$ 和 ～$Q^n$ ，简记为 Q 和 ～Q。次态是输入作用后的状态，记作 $Q^{n+1}$ 和 ～$Q^{n+1}$。需要注意，次态不仅与输入有关，而且与现态有关。

触发器的分类

按电路结构形式不同，触发器可分为基本RS-FF（锁存器）、同步FF（电平触发）、主从FF（脉冲触发）、边沿FF（边沿触发）、CMOS工艺FF。

按逻辑功能触发器可分为RS、JK、D、T、T’等。

按存储数据的原理不同触发器可分为静态FF和动态FF。

触发器按电路结构的分类与描述

基本R-S触发器

用与非门构成的基本R-S触发器的输出端为状态输出端（Q）和反相状态输出端（～Q）。 输入端为复位端（Reset，R）和置位端（Set，S），并且没有时钟输入端。输入信号 R、S 的作用方式是低电平有效。当输入信号无效时，输出信号Q 、～ Q 必定保持反相。

用与非门构成的基本R-S触发器的工作原理是不论现态是什么，在 R 端施加低电平能将现态强制性地转换到 “0” 态；在 S 端施加低电平能将现态强制性地转换到 “1” 态；但是R 和 S 不能同时施加低电平。

与之类似的是，用或非门构成的基本R-S触发器R 和 S端的有效电平为高电平。不论现态是什么，在 R 端施加高电平能将现态强制性地转换到 “0” 态；在 S 端施加高电平能将现态强制性地转换到 “1” 态；但是R 和 S 不能同时施加高电平。

使用与非门的基本R-S触发器的次态方程和约束方程如下：

次态方程： $Q^{n+1}=S+\overline{R}\cdot Q$

约束方程： $R\cdot S=1$

基本RS触发器的特点是电路简单，直接置位、复位，操作方便。因此，基本RS触发器经常用于键盘输入、消除开关噪声等场所。

同步触发器（ Synchronous Flip-flop ）

基本R-S触发器的缺点是存在约束关系，操作不便，并且对R、S要求严格，要相互配合，准确实时。同步触发器的改进措施是先施加好R、S信号，再用另一个统一、标准的信号实施触发。

在数字系统中，为协调各部分的动作，常要求某些触发器于同一时刻动作。为此，必须引入同步信号，使这些触发器只有在同步信号到达时才按输入信号改变状态。通常把这个同步信号叫做时钟脉冲，或称为时钟信号，简称时钟，用CP（Clock Pulse）表示。

同步触发器又称为“钟控触发器”，即时钟控制的电平触发器。

从同步RS-FF的特性表可知，只有CP=1时，FF输出端的状态才会受输入信号的控制，而且在CP=1时的特性表与基本RS-FF的特性表相同。输入信号同样需要遵守S·R=0的约束条件。且由表可得同步RS-FF的特性方程和控制输入端的约束条件如下：

次态方程： $Q^{n+1} = S + \overline{R}·Q $

约束方程： $R\cdot S=0$

在使用同步RS-FF时，有时还需要在CP信号到来之前将触发器预先置成指定的状态，为此在实用的同步RS-FF电路上往往还设有专门的异步置位输入端和异步复位输入端。其逻辑图和图形符号如下所示。

同步RS-FF的动作特点是在CP=1的全部时间里S和R的变化都将引起FF输出端状态的变化。由此可知，若在CP=1的期间内输入信号发生多次变化，则FF的状态也会发生多次翻转，这就降低了电路的抗干扰能力。

同步D触发器

为了从根本上避免同步RS触发器R、S同时为1的情况出现，可以在R和S之间接一非门。这种单输入的FF叫做同步D触发器（又称D锁存器），其逻辑图和特性表如下所示：

由特性表可得同步D-FF的特性方程为： Q n + 1 = D Q^{n+1} = D Q