【SystemVerilog 2023 Std】第6章 数据类型 Data types (1)
参考资料：IEEE Std 1800-2023标准《IEEE Standard for SystemVerilog — Unified Hardware Design, Specification, and Verification Language》
文章目录
- 6.1 General
- 6.2 Data types and data objects
- 6.3 Value set
- 6.3.1 Logic values
- 6.3.2 Strengths
- 6.3.2.1 Charge strength
- 6.3.2.2 Drive strength
- 6.4 Singular and aggregate types
- 6.5 Nets and variables
- 6.6 Net types
- 6.6.1 Wire and tri nets
- 6.6.2 Unresolved nets
- 6.6.3 Wired nets
- 6.6.4 Trireg net
- 6.6.4.1 Capacitive networks
- 6.6.4.2 Ideal capacitive state and charge decay
- 6.6.5 Tri0 and tri1 nets
- 6.6.6 Supply nets
- 6.6.7 User-defined nettypes
- 6.6.8 Generic interconnect
6.1 General
本章描述以下内容：
— SystemVerilog 逻辑值与强度集合
— 线网声明
— 单变量声明
— 单线网与变量数据类型
— 常量
— 数据的作用域与生命周期
— 类型兼容性
— 类型运算符与类型转换
6.2 Data types and data objects
SystemVerilog 区分对象（object）与其数据类型（data type）。数据类型是一组值及其可执行操作的集合。数据类型可用于声明数据对象，或通过组合其他数据类型来定义用户自定义类型。数据对象是一个命名实体，它关联着具体的数值和数据类型，例如参数、变量或线网。