SystemVerilog—Interface语法（二）
在SystemVerilog中，接口（interface）是一种封装信号集合、协议逻辑和通信行为的复合结构。其核心定义内容可分为以下十类：
1. 信号声明
基础信号：可定义逻辑（logic）、线网（wire）、寄存器（reg）等信号类型，例如总线信号、控制信号等。
interface my_interface;
logic [31:0] data; // 数据总线
bit valid, ready; // 控制信号
endinterface
2. 参数化
参数定义：通过parameter或localparam实现接口的通用配置，如总线宽度、时钟频率等。
interface bus_if #(parameter WIDTH=32);
logic [WIDTH-1:0] addr, data;
endinterface
3. Modport（模块端口方向约束）
信号分组与方向：将接口内信号按模块需求分组，并指定输入/输出方向，防止驱动冲突。
interface ahb_if;
logic hwrite;
modport Master (output hwrite); // 主设备方向
modport Slave (input hwrite); // 从设备方向
endinterface
4. Clocking块（时序同步）
时序控制：定义信号相对于时钟的采样和驱动时序，解决跨时钟域同步问题。
interface axi_if;
clocking cb @(posedge clk);
default input #1step output #0; // 输入前一步采样，输出立即驱动
input ready;
output valid;
endclocking
endinterface
5. 任务（Task）与函数（Function）
协议方法：封装复位、初始化、数据传输等操作。
interface apb_if;
task reset();
valid = 0;
data = 0;
endtask
endinterface
6. 断言（Assertion）与覆盖率（Coverage）
协议检查：嵌入SVA（SystemVerilog Assertions）验证时序逻辑。
interface pcie_if;
property req_ack;
@(posedge clk) req |-> ##3 ack;
endproperty
assert property (req_ack);
endinterface
7. 虚接口（Virtual Interface）
动态绑定：在验证环境中通过句柄动态连接物理接口，支持灵活配置。
class Driver;
virtual bus_if vif; // 虚接口句柄
function new(virtual bus_if vif);
this.vif = vif;
endfunction
endclass
8. 过程块与连续赋值
组合逻辑：可包含always块、initial块和连续赋值语句（assign）。
interface fifo_if;
always @(posedge clk) begin
if (reset) count <= 0;
end
endinterface
9. 跨时钟域逻辑
多时钟支持：定义不同时钟域的同步逻辑，如多时钟接口。
interface cdc_if;
clocking clk1_cb @(posedge clk1);
input data;
endclocking
clocking clk2_cb @(posedge clk2);
output data;
endclocking
endinterface
10. 接口嵌套
层次化封装：接口可实例化其他接口，构建复杂协议层次。
interface top_if;
bus_if master_bus();
bus_if slave_bus();
endinterface
设计限制
不可包含模块实例：接口内不能例化模块或原语（如module、gate）。
可综合性与验证：接口本身是可综合的，但包含的验证逻辑（如断言、覆盖率）通常仅用于仿真。
应用场景对比
| 功能 | ||
| RTL设计验证环境信号与参数声明 | ||
| ✔️✔️Modport方向约束 | ||
| ✔️✔️Clocking时序同步 | ||
| ❌✔️断言与覆盖率 | ||
| ❌✔️虚接口动态绑定 |
❌✔️最佳实践：在RTL设计中优先使用modport和参数化，而在验证环境中结合clocking块和虚接口实现协议同步与动态配置。